CIS Atlas 11 · 深度電位圖 Depth & Potential Diagram

什麼是深度電位圖（Depth Potential Diagram）？

深度電位圖是沿著矽晶圓垂直方向（depth, Y軸）畫出靜電電位（electrostatic potential φ）的分布曲線。對 CIS 整合工程師來說，它就像 X 光片：只要能看懂這張圖，FWC、image lag、charge transfer 的物理根源就全部一目瞭然。

📐 橫軸（X）= 靜電電位 φ（V）

高 φ：電子喜歡待在這裡（低電子勢能）
低 φ：電子被排斥（高電子勢能，形成 barrier）
電子勢能 U = −eφ，所以 φ 越高 → 電子能量越低

📏 縱軸（Y）= 深度（nm）

從 Si 表面（0 nm）往下到 p-substrate
p⁺ pinning → n PPD → p-sub 三層結構
典型 PPD 深度：表面 ~ 300 nm 範圍內

💡 直覺記憶法

把靜電電位想成「水位高度」，電子就是「水」。水往高處流（電子往高 φ 移動）。若要用盆地比喻，請畫電子位能 U；同一個盆地在 φ 圖上是高處。

兩種常見表示法（讀論文必須分清楚）

A

靜電電位 φ（Electrostatic Potential）

IEEE JEDS, Fossum 系列論文常用

n 型區 → 高 φ（peak）
p 型區 → 低 φ（valley）
電子收集在 φ 最高處（n 型 PPD = 山峰）
本卡使用此表示法

B

電子勢能（Electron Energy Band, Ec）

器件物理教科書、TCAD output 常見

n 型區 → Ec 低（valley）
p 型區 → Ec 高（hill/barrier）
電子收集在 Ec 最低處（n 型 PPD = 谷底）
φ 的「上下翻轉」版本

⚠️ 常見混淆

同一張圖，表示法 A 的「山峰」就是表示法 B 的「谷底」。看論文前先確認作者用哪種軸方向，否則 barrier 和 well 會看反！

四個關鍵地標（Key Landmarks on the Potential Map）

地標	在圖上的位置	物理意義	CP 量測對應
Vpin Pinning Potential	n PPD 的 φ 最高點	PPD 完全 deplete 後，φ 無法再升高的上限；決定 FWC	FWC Image Lag
V_FD,rst FD reset potential	FD 節點的 φ（reset 後）	RST 打開後 FD 充電的電位；FD 需有接收電荷的電位與容量餘裕；也要檢查 TG 路徑的能障及脈衝時間	RST gain CG
V_barrier TG Barrier Height	TG channel 下方的 φ 最低點	TG 關閉時，PPD 和 FD 之間的電位「牆」高度；決定 image lag	Image Lag VTG sweep
V_pocket Potential Pocket	TG 下方局部 φ 凹陷（不應存在）	電子陷阱，造成殘像；好的設計應消除此點	Image Lag ↑↑

PPD 截面：p⁺ / n / p-sub 三明治結構

左圖：物理截面；右圖：對應的靜電電位 φ vs 深度曲線。兩者縱軸對齊——同一深度的材料和電位一一對應。

圖 1：PPD p⁺/n/p-sub 物理截面（左）與對應的靜電電位 φ vs 深度曲線（右）。
藍實線 = 空 PD（完全排空，峰值 = Vpin）；綠虛線 = 積分儲存電子後（峰值下降 Q/C_PD）。
電子聚集在 φ 最高的 n 型區（深度 ~150 nm），p⁺ 層使表面 φ ≈ 0，阻止電子接觸 Si/SiO₂ 介面態。

三層結構各自的作用（物理機制對應）

1

p⁺ Pinning Layer（表面保護層）

厚度 ~10-30 nm，摻雜 ~10¹⁸ cm⁻³

電位效果：使表面 φ 極低（對電子是高能量區），電子被排斥離表面。
核心功能：① DC 降低——電子無法接觸 Si/SiO₂ 介面態（interface trap = DC 最大來源）
② Vpin 是空 PPD 的參考電位——FWC 是可儲存電子數，不能與單位為 V 的 Vpin 畫等號
③ 完全電荷轉移——積分結束後 PD 可以完全排空（complete charge transfer），lag → 0

2

n PPD Region（儲電區）

深度 ~30-300 nm，摻雜 ~10¹⁶-10¹⁷ cm⁻³

電位效果：φ 在此達到最高點 Vpin，形成電子的 potential well。
在常數電容與指定 overflow 邊界近似下：FWC ≈ Δφ × C_PD / q（更嚴謹版：∫C_dep(V)dV / q）
FWC 由摻雜、幾何、overflow／transfer 邊界與讀出容量共同限制。
n 層越深越厚 → C 越大 → FWC 越高，但也讓 complete depletion 更難達成。

3

p-Substrate（基板 / p-well）

提供接地電位參考，隔離相鄰 pixel

電位效果：φ 回到接近 0V（接地參考），形成對稱邊界。
p-sub 的摻雜決定接面深度與 DTI 效果。
FDTI/BDTI 刻入 p-sub 以截斷 potential well → 限制電子橫向擴散（防 crosstalk）。

FWC 的直覺推導 FWC = V pin \times C PD q V pin ：p⁺ 釘扎電位（~0.5-1.5V） │ C PD ：PPD 電容（pixel shrink \to ↓） │ q = 1.6\times10⁻¹⁹ C 完全 deplete vs 積分狀態 空 PD：φ n = V pin │ 積分後：φ n = V pin - Q collected C PD │ 飽和：φ n \to φ TG,barrier （blooming）

Pocket 與 barrier：先確認縱軸

電子位能 U 圖的局部低谷是 pocket；若下一段仍有較高能障，電子可能留住。相同位置換成靜電電位 φ 圖，低谷會翻成局部高點。不要把「圖往下凹」直接當成電子井。

真實二維元件還有橫向擴散、電荷屏蔽與三維角落；一條 cutline 只能描述那條路徑。

把位能圖接到可驗證的 CP 假說

觀察	可檢查的假說	下一個對照
Lag	barrier、pocket、pulse 不足、trap 或 FD 容量	同初始電荷下比較 pulse 寬度、溫度與 ON 電壓
FWC 降低	PPD storage、overflow path 或 readout saturation	校正 CG，分開 PPD 與 FD／ADC 飽和
Dark current	表面 generation、bulk defect、GIDL 等	暗訊號對時間斜率，再比較溫度與 OFF bias
Blooming	額外電荷找到鄰像素或 overflow 路徑	局部亮斑與鄰像素響應，核對 overflow barrier

Vpin 指 PPD 清空後的 full-depletion potential；光電子累積時 PPD 電位通常下降。FWC 可由適用範圍內的電容–電位積分估計，並非「PPD φ 繼續升高超過 FD」的通用判準。

VTG 的 ON/OFF 與 pulse 實驗 · 從 implant profile 回到電位

核心文獻（含章節與圖號）

文獻	重要圖表	為什麼必看	取得方式
Fossum & Hondongwa (2014) IEEE JEDS 2(3), 33-43	Fig.1 PPD 截面 + depth potential Fig.3-4 Charge transfer sequence	PPD potential diagram 的最權威參考，三段 sequence 一目了然	Open Access ✅ IEEE Xplore 免費下載
Nakamura (2005) "Image Sensors and Signal Processing" CRC	Ch.2 §2.2 4T pixel potential profiles Fig.2.6~2.10 三相電位動畫	最完整的 4T pixel 操作 potential diagram 教學，含 TG ON/OFF 比較	需購買/借閱 📚
Theuwissen (1995) "Solid-State Imaging with CCDs" Kluwer	Ch.3 §3.2 Energy band diagrams in MOS Ch.4 Potential well concepts	potential well 物理機制的經典教科書推導，CCD 時代寫成但概念完全相通	需借閱 📚
Sze & Ng (2007) "Physics of Semiconductor Devices" 3rd ed. Wiley	Ch.2 §2.2 p-n junction potential Ch.6 §6.2 MOSFET energy band	最嚴謹的接面電位與能帶基礎推導，從 Poisson equation 開始	需購買/借閱 📚
IISW Tutorial (歷年) imagesensors.org 免費取得	Pixel Design chapter 每屆均含大量 potential diagram 圖	最新 CIS 製程的 potential 圖，含 BSI 架構；免費且年年更新	免費 ✅ imagesensors.org
Roy et al. (2019) IISW 2D potential simulation of 4T pixel	Fig.3~5 TCAD 2D potential map 含 VTG sweep 效果圖	直接展示 VTG 對 TG channel potential 的影響，CP test 關聯明確	imagesensors.org ✅

相關概念連結（本 Atlas 其他卡）

← Card 01：PPD + FWC

Vpin 的物理機制與 FWC 量測（PTC method）

→ Card 07：SF Gm + Gain

FD → SF 的信號轉換，SF gain 與 FD 電位的關係

→ Card 08：RST Reset Gain

FD reset level = V_FD,rst 的決定機制

→ Card 14：VTG Engineering

VTG 完整工程（本卡的 VTG 部分深化版）

⚡ 整合工程師速查：Potential Diagram 診斷流程

遇到 CP 失敗時，這樣對應到 potential map FWC 低 → 看 Vpin：n implant 劑量/能量偏？ Image lag 高 → 看 TG barrier：VTG 夠嗎？TG edge implant 有問題？ DC 高 → 看 p⁺ pinning：表面 φ 夠低嗎？BDTI sidewall 有 trap？ CG 低 → 看 C_FD：FD 太大了？（與電位 gradient 無關） Blooming → 看 overflow path 與鄰像素響應；不可只比較 Vpin 和 FD reset。 Standby 高 → 看 TG OFF barrier：VTG_low 時 TG 真的全關了嗎？