CIS Concept Atlas · Card 10

Short Channel Effects (SCE) in CIS Pixels

Pixel 越縮越小 → transistor channel 越來越短 → SCE 無法迴避。Vth roll-off、DIBL、velocity saturation、HCI——每一個都在削弱 SF gain、增加漏電、破壞均勻性。整合工程師必須知道哪張 CP 曲線在告訴你什麼。
Vth Roll-off DIBL Velocity Saturation CP Diagnostic
SCE 的核心問題：Gate 控制力下降

Long channel MOSFET：gate 幾乎完全控制 channel charge → Vth 穩定，Id 只由 Vgs 決定。
Short channel（L < ~250nm）：source 和 drain 的 depletion region 「入侵」channel → gate 控制力被分走 → 一連串 SCE 問題。

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Vth Roll-off（閾值電壓下滑）
L 縮短 → Vth 跌落，且跌幅不可預測
機制：Source 和 drain 的 depletion region 各自延伸到 channel 中間
→ channel 裡一部分的電荷已被 source/drain 的電場「分走」，gate 需要更小的電壓就能反型
→ 有效 Vth 降低，且隨 L 縮短而急劇下降（指數型：ΔVth ∝ -exp(-L/L₀)）

CIS 影響：
SF：Vth↓ → Vgs-Vth↑（相同 bias 下 overdrive 更大，gm 改變）但更重要的是 Vth 變異 → 跑片差異大
RST：Vth↓ → 軟 reset level 改變，FPN 源之一
2
DIBL（Drain-Induced Barrier Lowering）
Drain 電壓影響 Vth，讓 Vth「隨 Vds 而漂移」
機制：Drain 的高電場延伸到 source 端，降低 source 側的 potential barrier
→ 等效：Vds 增加 → Vth 再降低
量化：DIBL coefficient = ΔVth / ΔVds（單位 mV/V，典型 20-100 mV/V）

Vth(Vds) = Vth₀ - DIBL × Vds 例：DIBL=60mV/V，Vds=1.5V → Vth 下降 90mV！
CIS 影響：SF 的 Vds 在大信號時很大（~VDD）→ DIBL 把 Vth 壓低 → gm 改變 → SF gain 非線性更嚴重
→ 這是 DIBL 對 CIS 最直接的影響（ASF vs VFD 非線性加劇）
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Velocity Saturation（速度飽和）
短通道高電場下，carrier 速度不再線性增加
機制：長通道：v = μ × E（velocity 正比 electric field）
短通道（高 E field）：carrier 達到 vsat ~10⁷ cm/s → velocity 飽和，不再增加

影響：Id 從 (Vgs-Vth)²（長通道）→ 趨近 (Vgs-Vth)（線性）
→ Gm = dId/dVgs 從 ∝ (Vgs-Vth) 趨近於常數 = W×Cox×vsat
→ Gm 不再隨 Vgs 大幅增加，難以透過增大 overdrive 提高 Gm

臨界長度：L < ~250nm 時明顯（現代 CIS 0.11μm 製程已完全在此區）
4
Hot Carrier Injection (HCI)
高能量載子注入 gate oxide → 長期可靠性問題
機制：短通道中高 E field 加速 carrier → 獲得能量超過 oxide 能障（~3.1 eV for Si/SiO₂）
→ 部分 carrier 注入到 gate oxide → 形成固定電荷或界面態
後果：Vth 隨時間正向漂移（NMOS），transconductance 下降
CIS 中最危險的 transistor：RST（Vds 在 hard reset 時可達 VDD），SF（Vds = 0~VDD）
量測：Stress test（HCI stress）+ 量 ΔVth vs stress time → 提取 lifetime
4T Pixel 各 Transistor 的 SCE 風險分析
TransistorW/L 典型值（0.7μm pixel）主要 SCE 風險CIS 具體影響CP 診斷
SF
最嚴重		 W ≈ 0.15μm
L ≈ 0.1-0.2μm		 DIBL（Vds 大）
Velocity saturation
Vth roll-off		 ASF 隨 VFD 非線性加劇；LLIN 變差；DIBL 讓 gds↑ → SF gain↓ ASF vs VFD 曲線非線性；CG(measured) 偏低
RST
次嚴重		 W ≈ 0.1μm
L ≈ 0.1μm		 HCI（hard reset 時 Vds 大）
Vth roll-off		 VthRST 偏低 → reset level 偏移；長期 HCI → Vth 漂移 → 可靠性 Vreset level 隨使用時間漂移；HCI lifetime test
TG
中等		 L ≈ 0.1-0.15μm
（channel 方向很短）		 Vth roll-off 最影響均勻性 VthTG 變異 → barrier height 不均勻 → image lag 分布 Image lag map；VTG sweep 在不同位置的差異
SEL
最輕微		 W 最大（~0.3μm）
L 較長		 Vds 小（線性區操作）→ DIBL 影響小 通常不是 SCE 的主要受害者 一般不做 SCE 專項測試
🔥 CIS Scaling Challenge（業界最難的問題之一）
Pixel 從 1.4μm 縮到 0.7μm：SF 的 W 可能從 0.3μm 縮到 0.15μm，L 從 0.18μm 縮到 0.1μm。 W/L 變化不大，但絕對尺寸進入 SCE 深區：DIBL coefficient 可能從 30mV/V 跳到 80mV/V， Gm 提升能力（透過 Cox 改善）也被 velocity saturation 上限所限制。 這是 CIS 需要 high-k gate、Super-steep well、advanced pocket implant 的根本原因。
互動：Vth Roll-off Curve + DIBL Shift
Channel Length L (nm) 150 nm
50nm100nm200nm300nm400nm
Vds（for DIBL） 1.5 V
0V1.0V2.0V3.0V
Vth L → 50 100nm 150nm 200nm 300nm 400nm 1.2V 0.9V 0.6V Vds≈0（low） Vds=1.5V（DIBL） ↑ SCE 顯著區
製程緩解技術 × CP 量測診斷
T1
Halo / Pocket Implant
最主要的 SCE 緩解技術
在 source/drain 的內側注入同型（p型 for NMOS）的 pocket implant
→ 截斷 S/D depletion region 向 channel 延伸 → Vth roll-off 大幅改善
代價：增加 S/D 接面附近的 doping → 接面電容↑ → CFD↑（如果 FD 也有 halo）
CP 驗證：Vth vs L 曲線（量不同 L 的 test transistor）→ halo 有效時曲線變平坦
T2
Super-Steep Retrograde Well (SSRW)
表面低 doping，底部高 doping
Well doping 設計成：表面 Na 低（提高 μ，降低 body effect）+ 底部 Na 高（強截斷）
→ 表面移動率↑（gm↑）且 depletion region 被底部高 doping 截斷 → SCE 緩解
CP 驗證：Vth 均勻性改善，SF Gm 提高
T3
High-k / Metal Gate
SiO₂ → HfO₂，提升 Cox 同時降低 poly depletion
High-k gate oxide：等效 Cox↑（物理厚度厚 = tunneling leakage 小，但介電常數高 = Cox 大）
Metal gate：消除 poly silicon depletion（=額外串聯電容）→ Cox 更高
→ Gm = μ×Cox×W/L↑，SCE 相對緩解（gate 控制力提升）
CP 驗證：Gm 提升；CG（measured）改善；Vth 均勻性通常也更好
T4
CP 量測 SCE 的四種方法
從測試 data 反推製程狀態
① Vth vs L Split Lot：設計不同 L（0.08, 0.10, 0.15, 0.20μm）的 test transistor → 畫 Vth vs L 曲線 → 提取 SCE severity
② DIBL coefficient：同一個 transistor 在 Vds=0.1V 和 Vds=1.5V 下量 Vth → ΔVth/ΔVds = DIBL coefficient
③ Subthreshold Slope (SS)：理想 60 mV/dec；SCE 惡化 → SS 升高（80-100 mV/dec）→ 提取 m factor
④ Gm vs L：量不同 L 的 SF transistor Gm → 看是否有 velocity saturation 上限
CP 量測發現SCE 診斷最可能製程原因改善行動
SF Gm 偏低且 lot-to-lot 變異大 VthSF 變異（SCE + implant 變異） Halo implant 均勻性差，或 channel L 變異 改善 litho CD 均勻性；調 halo 角度/劑量
ASF 在大信號端非線性嚴重（LLIN差） DIBL 導致 Vth 隨 Vds 變化，gds↑ SF L 過短，DIBL coefficient 過大（>60mV/V） 增加 halo，或加長 SF L（如果面積允許）
Subthreshold slope SS > 80 mV/dec Gate 控制力不足（SCE 嚴重或 oxide 問題） Short channel + oxide interface trap High-k gate optimization；pocket implant
Vth 隨溫度漂移異常（比理論大） DIBL + 溫度的 combined effect Short channel + high Vds 操作 設計 margin；或降低操作 Vds（調 column bias）
🔌 說破一層窗戶紙：上面「CP 量測 SCE 四法」其實就是 WAT 的日常
Vth vs L split、DIBL 係數、SS、Gm vs L——這四法全部在切割道 TEG（test transistor）上量，這就是 WAT test key。你看 WAT 報告裡的 Vt roll-off 曲線，用的正是這一套；pixel 內量不到 L split，所以 SCE 的製程監控主力在 WAT、CP 只能看結果。詳見 WAT 測電性全攻略 →
核心文獻
文獻章節重點取得
Taur & Ning (2009)
Cambridge 2nd ed.		 Ch.3 §3.1 Vth Roll-off
§3.2 DIBL
§3.3 Hot Carrier		 SCE 最完整的教科書推導，從 Poisson equation 到 DIBL coefficient 計算 需借閱
Hu (2010)
"Modern Semiconductor Devices for ICs"		 Ch.7 §7.3 Short-Channel Effects
§7.4 Velocity Saturation		 物理直觉好，圖表清楚，適合快速建立 intuition 需借閱
Sze & Ng (2007)
Wiley 3rd ed.		 Ch.6 §6.4 Short-Channel MOSFET 半導體物理角度，與 Taur & Ning 互補 需借閱
IISW SCE Papers（歷年） 搜尋 "short channel pixel transistor" 直接針對 CIS pixel transistor 的 SCE 量測和優化，最接近工廠實際數據 imagesensors.org ✅
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