CIS PIXEL CIRCUIT ATLAS · CARD 13

💤 Standby Current & Leakage Mechanisms

4T Pixel 的每條漏電路徑——Sub-threshold / Gate Oxide / Junction / GIDL，各機制的 Arrhenius 特徵與 CP 排查方法

4T Pixel：所有漏電路徑一覽

「Standby Current（IDDQ）」在 CIS 測試中泛指 指定待機偏壓下，由電源端量到的靜態電流。它與暗框讀出的 pixel dark current（e⁻/s）不是同一測量，需分開定義。每條路徑的物理機制不同，Arrhenius Ea 也不同。

p⁻ substrate p-well p⁺ pinning n-PPD electrode node TG VTGlow = -V n⁺ FD floating node SF Vgs = VFD-Vout Gate Ox RST OFF VDD Gate Ox SEL OFF Ibias (load transistor) BDTI sidewall ① TG sub-Vth ② GIDL ③ RST sub-Vth ④ SEL sub-Vth ⑤ FD junc. ⑥ BDTI SRH ⑦ Gate oxide tunneling 各漏電機制的 Arrhenius Ea 不同，是 CP 鑑別根因的關鍵工具 ① TG sub-Vth: Ea≈0.6–0.7eV ② GIDL: Ea≈0.7eV ③④ sub-Vth: Ea≈0.5–0.7eV ⑤⑥ SRH: Ea≈0.55eV Gate Ox Gate Ox

七大漏電機制快覽

#漏電路徑物理機制Arrhenius Ea主要影響
① TG Sub-threshold TG OFF 但 Vth 偏低，sub-Vth 電流從 PPD 流到 FD 0.6–0.7 eV Image Lag ↑（慢速漏電）、Dark signal ↑
② TG GIDL TGlow 偏負時，gate/drain overlap 電場引發 BTBT 0.6–0.8 eV PPD 上的暗電流 → Dark signal ↑、White Pixel
③ RST Sub-threshold RST OFF 時，sub-threshold 漏電從 FD 流到 VDD 0.5–0.7 eV FD 電位漂移 → Reset Level 不穩定
④ SEL Sub-threshold SEL OFF 行的 sub-threshold 漏電到 Column 0.5–0.7 eV 未被選取行的信號洩露到 column → FPN
⑤ FD Junction Leakage n⁺ FD / p-well 接面的 SRH 熱產生電流 0.55 eV（SRH） Dark signal ↑、Reset Level 緩慢漂移
⑥ BDTI Sidewall SRH BDTI 側壁晶格損傷，mid-gap SRH 產生中心 0.55 eV White Pixel 密度 ↑（局部，靠近 BDTI）
⑦ Gate Oxide Tunneling 極薄 tox（< 2 nm）下的直接穿隧電流 弱溫度依賴 靜態功耗 ↑（現代 CIS tox > 3nm，通常可忽略）
📌 Standby Current vs Dark Current 的差異　Dark Current（暗電流）= PPD / FD 積分期間的電荷產生速率（e⁻/s per pixel）。Standby Current（IDDQ）= 整個 sensor 在低功耗模式下的供電電流（μA 或 mA level）。兩者都受同一批漏電機制影響，但量測單位和對象不同。CP 通常兩個都量。

Sub-threshold Leakage：最主要的靜態漏電

當 MOSFET Vgs < Vth，電晶體「關閉」但仍有指數型的漏電流——這就是 sub-threshold conduction。4T pixel 中的 TG、RST、SEL 都在 standby 時「關閉」，但三者都有這條漏電路徑。

📐 Sub-threshold 電流公式
Isub = I₀ × exp(Vgs − Vthn · kT/q)
I₀ = 製程常數（W/L、Cox、μ）｜n = 1.1–1.5｜kT/q = 26 mV at 300K
S = dVgsd(log₁₀ I) = n × (kT/q) × ln(10)　[理想 60 mV/dec；實際 70–100]
工程直覺　每降低 1V 的 Vgs（讓 TG 更負），sub-threshold 電流降低 ~1 decade per 70–100 mV。例如 S = 80 mV/dec，從 Vth 往下拉 0.4V，電流降低 5 decades（10⁻⁵）。這就是為什麼 VTGlow 要夠負——但夠負又會引發 GIDL（Tab 3 說明）。
🎚 互動：Sub-threshold Leakage 計算機

改變 Vgs、Vth 和 SS，即時看漏電電流（W/L 固定在典型值）

-0.50
0.60
80
Isub ≈ ?

各電晶體的 Sub-threshold 特性比較

🔌 TG：最關鍵的 sub-Vth 控制

TG OFF 時，PPD → FD 的 sub-Vth 電流會造成 暗狀態電荷積累（= Image Lag 的一種來源）。

控制方法：VthTG 設計要夠高（但受 VTGhigh power budget 限制）；VTGlow 設計足夠負（但受 GIDL 限制）。

⚡ RST：FD 電位穩定性

RST OFF 時，FD → VDD 的 sub-Vth 漏電會讓 FD 電位緩慢上升（漏往 VDD）。在長積分時間場景（天文/醫療/低光）中特別明顯。

CP 症狀：Reset Level 隨積分時間延長而漂移（非固定值）。

🟩 SEL：Row crosstalk

未選取行的 SEL OFF，但 sub-Vth 電流仍流到 column，混入選取行的讀出信號。SCE 嚴重時，DIBL 讓 Vth 降低，sub-Vth 電流更大。

CP 症狀：Row-dependent FPN（不同行的 dark signal 略有差異）。

🌿 Ibias：一直開著的漏電

Column Ibias 是 always-on 的 load transistor，是 standby current 最大的單一來源。降低 Ibias（如 1–2 μA per column）是低功耗設計的主要槓桿。

CP 直接量 Ibias 電流（或用 Gm 推算）。

Temperature Dependence of Sub-threshold

Sub-threshold 電流的溫度依賴：Isub ∝ T² × exp(−Ea/kT)，其中 Ea 對 sub-threshold 路徑約 0.5–0.7 eV（依賴 Vth 大小）。但它不是純粹的 SRH，所以 Arrhenius 圖上的斜率與 Ea 的對應不像 SRH 那麼乾淨。

⚠️ Arrhenius 鑑別的盲點　不同路徑的 apparent Ea 可能重疊，光看 Arrhenius 斜率無法區分。鑑別技巧：
  • 依賴 Vgs：sub-Vth 電流對 Vgs 極度敏感（每 80 mV 改變一個 decade）；SRH 幾乎不依賴偏壓（飽和後就固定）
  • 依賴 Vds：DIBL 讓 sub-Vth Vth 隨 Vds 降低 → sub-Vth 更大；SRH 和 Vds 弱相關
  • White Pixel map：局部與全域分布只能提供線索，不能一對一指定 SRH 或 sub-Vth

SRH Generation：Dark Current 的根本來源

Shockley-Read-Hall（SRH）是半導體中透過 mid-gap trap 的電子-電洞對熱產生機制。在 CIS 中，每個 SRH 產生的電子都落在 PPD/FD 中，成為 Dark Current。

📐 SRH 產生率公式
USRH = n·p − ni²τp(n+ni) + τn(p+ni)
耗盡區 n≈p≈0 → USRH 最大化 | τ 由 trap density 決定
簡化：Idark ≈ q × ni(T) × Vdepτeff
Idark(T) ∝ exp(−Eg2kT) = exp(−0.55 eVkT)　→ Ea ≈ 0.55 eV

CIS 中的 SRH 產生位置

1
PPD 表面（Si-SiO₂ 界面）
PPD n/p⁺ 界面的表面 trap density 高，是主要的 SRH 來源之一。p⁺ pinning layer 的作用就是讓表面電場向 p-side，使耗盡區遠離界面，抑制 SRH。
CP 症狀：DC 均值偏高，分布近似 log-normal（大量 mid-level pixel）。
2
FD n⁺/p-well 接面邊緣
高電場的接面邊緣（尤其是 corner region）存在較高的 SRH trap density。n⁺ 植入邊緣的晶格損傷在 anneal 後若未完全復原，會形成永久性 SRH 中心。
CP 症狀：White Pixel 分布靠近 FD 邊緣，Arrhenius Ea ≈ 0.55 eV。
3
BDTI 側壁（最嚴重的 SRH 來源）
BDTI 的高深寬比蝕刻在 Si 表面留下晶格損傷，ALD Al₂O₃ passivation 可降低但無法完全消除。整個 BDTI 側壁面積遠大於 FD 邊緣，因此是大 pixel array 的主要 DC 來源。
CP 症狀：White Pixel 沿像素邊界分布（= BDTI 位置），密度與 pixel 大小成反比（小 pixel → 側壁面積/體積比 ↑ → 更嚴重）。
4
金屬汙染（Fe、Cu、Ni）
過渡金屬在 Si bandgap 中引入 deep level，是最高效的 SRH 中心。即使 ppb level 的 Fe 汙染也會顯著增加 DC。
CP 症狀：DC 突然升高（lot-to-lot），且 Ea 接近 0.55 eV 但 density 遠高於正常值；通常追查到清洗或設備汙染。

GIDL（Gate-Induced Drain Leakage）

當 TG 處於 VTGlow（通常為負電壓）時，gate/drain（FD side）overlap 區域電場極強，引發 Band-to-Band Tunneling（BTBT），產生電子-電洞對。電子流向 PPD（增加暗電流），電洞流向 p-well。

⚡ GIDL 電流公式（簡化）
IGIDL ∝ Esurface² × exp(−42m* × Eg3/23qħE)
// Esurface: overlap 區表面電場 = f(Vgs, Vds, tox)
// Eg: bandgap energy (1.12 eV for Si)
// 溫度依賴弱於 SRH（BTBT 是量子穿隧，不是熱激發）
⚠️ GIDL vs SRH 的 Arrhenius 差異　SRH 與 GIDL 的表觀 Ea 可能隨偏壓、溫區及陷阱輔助路徑而變；沒有通用的 Ea 分界。鑑別關鍵：GIDL 對 VTGlow 非常敏感，SRH 對偏壓依賴弱。

GIDL vs Sub-threshold vs SRH 三角鑑別

特性Sub-thresholdGIDL (BTBT)SRH (junction)
Arrhenius Ea 0.5–0.7 eV（n 因子混合） 0.6–0.8 eV（apparent） 0.55 eV（乾淨）
偏壓依賴 強（∝ exp((Vgs-Vth)/nkT)） 強（對 VTGlow 極度敏感） 弱（飽和後幾乎不變）
空間分布 全畫面均勻 靠近 TG/FD overlap 邊緣 局部 hot pixel，靠近 BDTI/FD 邊緣
CP 鑑別 DC vs Vgs sweep（指數型） DC vs VTGlow sweep（急劇上升點） Arrhenius 斜率 + White Pixel map

Arrhenius 分析：溫度是最好的根因鑑別工具

量測不同溫度下的 Dark Current（或 IDDQ），在 Arrhenius 圖上（ln I vs 1/kT）得到斜率 = −Ea。不同漏電機制的 Ea 不同，是 CP 診斷的核心方法。

標準量測流程（4-Temperature Method）

1
選擇溫度點
標準設定：25°C / 40°C / 55°C / 70°C（或依需求 25–80°C）。
每個溫度點量取整個 array 的 dark frame（無光照）→ 取中位數或各 pixel 值。
2
建立 Arrhenius 圖
X 軸：1/(kT)，單位 eV⁻¹（kT at 300K = 0.02585 eV）
Y 軸：ln(Idark / Idark_ref) 或 ln(Idark)
斜率（負值）= −Ea。
3
解讀 Ea
接近半能隙的 apparent Ea 可支持 generation 假說，但不能定位到特定側壁。Subthreshold、field-assisted generation 與混合路徑的表觀斜率受偏壓及溫區影響；BTBT 不能由固定 0.7–0.9 eV 區間認定。比較同 pixel 的時間、溫度與偏壓依賴。
4
與 White Pixel 分布交叉比對
先把 map 與 layout 對齊，再比較 TG OFF bias、FD bias、integration time 與溫度。類似空間分布可能來自多種機制。曲線有兩段斜率時先查溫度穩定、讀出 offset 與多路徑疊加。
5
White Pixel 分級量化
定義 White Pixel 閾值（通常 = 暗電流中位值 + n×σ，例如 +10×RMS），統計 White Pixel 數 / ppm。
白點數受門檻與分布影響，不能直接反推 Ea。應追蹤同一群 pixel，在每個溫度用暗訊號對積分時間的斜率取得 e⁻/s，再做 Arrhenius 擬合。
固定 Ea=0.55 eV 且 prefactor 不變的示意模型，25→60°C 的電流倍率約 9.5；偏離模型應先查機制與量測條件，不直接宣告異常 SRH。

Standby / Leakage CP 完整排查流程

①
量 IDDQ：整體靜態電流
在 standby 狀態（SEL off, TG off, RST off）量 VDD 供電電流。若 > spec → 縮小到 sub-array level，判斷是均勻上升（全面性製程偏移）還是局部熱點（defect）。
②
Dark Frame 量測
無光照，固定積分時間（例如 33 ms = 30 fps），量整個 array 的輸出 DN。統計：
• 中位數 Idarkmedian → 反映全局 SRH 水準
• σ_dark → 反映 pixel-to-pixel 均勻性
• White Pixel count (threshold = median + 10σ) → 局部缺陷計數
③
Arrhenius：25/40/55/70°C 四點
各溫度重複 dark frame 量測，對 median Idark 做 Arrhenius 圖。
若橫軸是 1/kT，Ea = −slope（eV）；若是 1/T，Ea = −k × slope。再結合偏壓與時間依賴比較候選機制。
④
VTGlow Sweep（TG GIDL 判斷）
固定其他條件，掃描 VTGlow 從 0V → −2V，觀察 Idark 如何隨 VTGlow 升高。
• GIDL onset 點：電流急劇上升的電壓 → 就是 TG VthGIDL
• 斜率陡峭 → BTBT 主導；斜率平緩 → sub-Vth 主導
⑤
Integration Time Linearity 確認
Dark Signal 應與積分時間線性正比（Idark = const × t_int）。若非線性：
• 短 t_int 截距 ≠ 0 → 有 Reset feedthrough 或 FD 殘留偏移
• 長 t_int 斜率不一致 → RST sub-Vth 造成 FD 電位緩慢漂移
⑥
溫度加速測試（HTOL, HTSS）
高溫 burn-in（85°C 或 125°C）後再量 White Pixel count：
若 hot pixel 大幅增加 → 有弱 SRH center 被激活（品質問題）
若穩定不變 → 植入損傷已充分退火，可靠性 OK

診斷對照表（快速查）

症狀最可能機制確認方法制程改善
IDDQ 全面升高 Sub-threshold（製程批次 Vth ↓） Vth split test；SS 量測 調整 Vth adjust dose ↑
Dark median 升高 + Ea 0.55 SRH（界面損傷 or 汙染） SIMS 查金屬濃度；TEM 看 trap 改善清洗流程；優化 p⁺ anneal
White Pixel ↑（沿 pixel 邊界） BDTI sidewall SRH White Pixel map vs BDTI 位置 ALD passivation 最佳化；降低蝕刻 damage
Dark ↑ 對 VTGlow 敏感 GIDL（TG VthTG 偏低） VTGlow sweep；DC vs T Ea 0.7 增加 TG channel p-dose；優化 halo
Reset Level 隨時間漂移 RST sub-threshold 洩漏到 VDD FD vs time plot（積分中量） 增加 RST Vth；降低 DIBL（halo）
Row-dependent FPN ↑ SEL sub-threshold 行間串擾 量未選取行的 Vcol 值 增加 SEL Vth；降低 SCE
📷 真實依據 · CC BY 4.0
把本卡的漏電機制與 Arrhenius Ea 鑑別，對照兩篇開放論文的第一手量測（Liu 2023 hot pixel + ST/LETI 暗電流溫度依賴）——點圖放大（‹ › 或 ← → 切換、Esc 關閉）。互動 Arrhenius 計算機在上面 t4。
📚 文獻來源
Liu, B. et al. "Effects of Hot Pixels on Pixel Performance on BSI CMOS Image Sensors" · 開放真圖來源 ↑
Sensors 2023, 23(13):6159 · CC BY 4.0 — hot/normal pixel 活化能、暗電流 vs VTG_low、暗電流分布（上方真圖即取自此）
Sze, S.M. & Ng, K.K. "Physics of Semiconductor Devices" 3rd Ed. Wiley 2007
Ch. 2 §2.4 Recombination–Generation (SRH 完整推導)、Ch. 6 §6.3 Sub-threshold、§6.5 MOSFET Leakage
Taur, Y. & Ning, T.H. "Fundamentals of Modern VLSI Devices" 2nd Ed. Cambridge 2009
Ch. 3 §3.3 Gate-Induced Drain Leakage (GIDL) + BTBT 量子力學推導；§3.2 Sub-threshold Swing
Durini, D. (Ed.) "High Performance Silicon Imaging" Elsevier 2nd Ed. 2019
Ch. 4.4 Dark Current Sources in CIS、Ch. 5.2 Standby Leakage、CP test protocol for Arrhenius analysis
Theuwissen, A.J.P. et al. "Temperature Effects on Dark Current and White Pixels in CMOS Image Sensors"
IEEE Workshop on CCD & AIS 2006 — SRH vs GIDL 的 Arrhenius Ea 實測數據，提供 0.55/0.7 eV 分界的實驗根據
Nakamura, J. (Ed.) "Image Sensors and Signal Processing for Digital Still Cameras" CRC Press 2006
Ch. 3 — Dark Current mechanisms, integration time linearity, temperature coefficient 量測方法
EMVA Standard 1288 Release 4.0 — §5.2 Dark Current / §5.4 Dark Noise
標準量測協定：dark frame 量測設定、White Pixel 定義（>mean + 10σ）、温度係數計算
🔌 漏電家族在 WAT 的對應（scribe-line）
subthreshold → Vt／SS key；GIDL → Ioff–VG 曲線負壓端；junction → 接面漏電 key（diode I-V）；gate 漏 → GOI／Ig key。CP IDDQ 偏高時，先看同 lot WAT 這四家誰異常，能把六步排查的前兩步直接收斂。⚠️ CIS 廠特別注意：WAT 量 Ioff 要遮光——探針台燈沒關，光電流會被當成漏電。詳見 WAT 測電性全攻略 →
🔬 本頁是 CIS Atlas 的一張卡： ↩ 回 Atlas 總覽（Card 06 · 含 CP 測試地圖） · Card 16 Implant × CP 指紋 → · WAT 測電性全攻略 →