CIS Concept Atlas · Card 14

VTG Engineering — Transfer Gate Voltage 完整工程

VTG 是 CIS pixel 最重要的操作電壓之一。VTGhigh 決定電荷轉移完整度（image lag），VTGlow 決定暗漏電（dark signal）。本卡從 barrier height 計算到 CP sweep 方法，把 VTG 優化的每一個環節都講清楚。
Barrier Height Control Image Lag CP VTG Sweep VTGlow Leakage
立體教學：先看懂電荷怎麼走

先定位改動的交界，再看電荷怎麼經過，最後把殘留接回電子位能圖。

讀懂 PPD 右邊的低谷
VTG 的兩個工作電壓：VTGhigh 與 VTGlow
H
VTGhigh（Transfer ON）
轉移相，TG 完全打開
目的：消除 TG channel barrier → 電子從 PPD 流向 FD
需求：ON 脈衝讓傳輸路徑沒有阻擋電子的能障，且時間與 FD headroom 足夠（由 TCAD／量測驗證）
太低 → barrier 殘留 → Image Lag
過高可能增加 injection、feedthrough 或可靠度負擔，需以實際 pulse 與元件驗證
典型值：2.5 ~ 3.5V（依製程 VthTG 而定）
L
VTGlow（Transfer OFF）
積分相，TG 完全關閉
目的：TG channel barrier 最高 → 隔絕 PPD 和 FD
需求：VTGlow 足夠低（通常 0V 或稍負），確保截止
太高 → TG 次閾值漏電 → 暗電流流入 FD → Dark Signal 升高
太低 → GIDL（Gate-Induced Drain Leakage）→ 反向效果
典型值：0V ~ -0.5V

TG 電壓改變表面電位，但 barrier 還取決於 PPD/TG/FD 的二維幾何、摻雜與邊界條件。不能把 VTG−Vth−Vpin 當作通用的轉移能障。

電子位能 U=−qφ；適當增加 ON 電壓可提高 channel 電位、降低電子能障。實際轉移仍需看 pulse 時間、FD 接收容量、溫度與 trap。

💡 為什麼 CIS 有 p-type 摻雜在 TG 下方？
許多 CIS 製程在 TG channel 下方加了一層 p-type 摻雜（p-under-TG 或 p-implant under gate）。 目的：提高 VthTG → TG 在 VTGlow（0V）時更「關得死」→ 暗漏電更小。 代價：需要更高的 VTGhigh 才能完全反型 → 設計要注意 VTGhigh 足夠大。
CP VTG Sweep Test — 完整操作流程
1
測試目的
找到 VTGhigh,min（lag < spec）和 VTGlow_max（dark signal < spec）
VTGhigh sweep：固定曝光量，掃 VTGhigh 從低到高，量 Image Lag vs VTGhigh
→ 找到 VTGhigh,min（lag 降到 spec 以下的最低 VTG）
VTGlow sweep：黑暗環境，掃 VTGlow 從 0V 到 -1V，量 Dark Signal vs VTGlow
→ 找到 VTGlow_max（dark signal 仍在 spec 以下的最高 VTGlow）
Operating Window = ON 與 OFF 各自限制形成的可行區；ON lag、OFF dark/GIDL 與可靠度需同時通過，不能把兩個電壓相減當作 margin
2
VTGhigh Sweep 詳細步驟
Image lag vs VTGhigh 曲線
① 對每個 VTGhigh，重新 reset 並載入相同曝光量、溫度與積分時間。
② 使用該條件讀 signal frame，再於黑暗讀取 lag frame；兩者扣除一致的 dark/offset baseline。
③ Lag ratio = 校正後 lag／校正後 signal；確認分母不接近零且未飽和。
④ 每個點都重新執行①–③，不能沿用已被前一個 pulse 清掉的 PPD。
⑤ 同時掃 pulse width 與溫度，依該產品 spec 留出 margin。若要研究不同 pulse 對同一初始電荷的轉移率，需另定義 initial-charge reference。
3
VTGhigh Sweep 曲線解讀
四個區域的物理意義
Region I（VTG < VthTG）：TG 完全截止，lag ~100%（幾乎所有信號都殘留）
Region II（轉換區，lag 迅速下降）：TG 開始反型，barrier 快速降低
  → 轉折位置反映該 pulse、溫度及器件下的有效轉移條件；不等於通用 Vth+Vpin
Region III（VTG 充足）：Lag < 0.1%，接近零（完全轉移）→ 操作點在此
Region IV（VTG 過高）：Lag 可能微幅回升（injection），或 dark noise 升高
Sweep 結果正常期望異常症狀根因與改善
VTGhigh,min 偏高（>3.5V） VTGhigh,min ≈ 2.0~2.8V Lag 在正常 VTG 下仍高 VthTG 偏高（p-under-TG 過重）or Vpin 偏高（n implant 過重）
Transition region 很寬（平緩下降） Transition 應在 < 0.5V 範圍內完成 Lag 曲線很長才降到 <0.1% Potential pocket 存在（barrier 不均勻）；TG edge 問題
Lag 在低溫（-30°C）飆升 Lag 隨溫度變化應 < ×2 低溫時 lag 遠超 spec VthTG 在低溫升高（MOSFET Vth ∝ -T），需要溫度補償或更高的 VTGhigh
VTGlow_max 很低（需要 < -0.3V） VTGlow = 0V 就夠了 0V 時 dark signal 仍高 p-under-TG 不夠，VthTG 偏低 → 需要調整 implant 劑量
製程因子對 VTG 特性的影響
製程因子影響 VTG 操作的機制CP 症狀優化方向
p-under-TG implant 劑量
關鍵槓桿		 劑量↑ → VthTG↑ → VTGhigh,min↑，VTGlow 效果↑ 劑量偏低 → VTGlow=0V 時 dark signal 高
劑量偏高 → 需 VTGhigh >3.5V 才能 lag<0.1%		 用 VTG sweep 找最佳 implant 劑量；設計 split lot 做 DOE
TG 氧化層厚度 tox Cox = ε/tox；tox↑ → Cox↓ → VTG 對 channel 控制力↓ → 需更大 VTG VTGhigh,min 偏高；lag 不隨 VTG 快速下降 控制 TG gate oxidation，tox 均勻性很重要
TG overlap 長度 TG poly 必須 overlap PPD 和 FD 邊緣；不足 → potential gap → pocket Lag 曲線下降很緩慢（transition region 很寬） 確保 TG 邊緣有足夠 overlap（通常 ≥ 10nm OVL margin）
Vpin（PPD n implant） Vpin↑ → VTGhigh,min↑（因為 barrier 需要高於 Vpin） VTGhigh,min 偏高，lag 難降到 0.1% PPD n implant 和 VTG 設計要 co-optimize
工作溫度 低溫 → VthTG↑（∝ 2φF+Vsb↑）→ VTGhigh,min↑ 低溫 lag 超規格，需提高 VTGhigh 設計時用最低工作溫度驗證；電路加溫補補償
📌 整合工程師的 VTG 優化 SOP
1. 先用 TCAD simulate VTG sweep → 預測 VTGhigh,min 和 potential pocket 位置
2. 設計 p-under-TG implant 劑量 split lot（至少 5 個劑量點）
3. 每個 lot 做 VTG sweep（at 3 溫度：-30°C / 25°C / 85°C）
4. 找 lag < 0.1% and dark signal < spec 的 implant 劑量範圍（process window）
5. 選中心點 + margin → 定 VTGhigh 和 VTGlow 的操作條件
🔌 WAT 上怎麼看 TG（scribe-line 對應）
VTG operating window 是 CP 專屬（要真 pixel 才量得到），但 TG 的 Vt 在 WAT 有同型 key。window 整體平移時先查同 lot WAT TG Vt：同偏 → TG implant／功函數飄（製程端）；不偏 → pocket／介面問題（pixel 局部）。WAT 是對照線索，仍需確認 test-key 代表性與 pixel 的實際幾何／偏壓。詳見 WAT 測電性全攻略 →
核心文獻
文獻章節重點取得
Fossum & Hondongwa (2014) Fig.3-4 Charge transfer sequence
含 TG barrier 的 potential diagram		 最清楚的 TG barrier height 視覺化，直接對應 VTG 效應 Open Access ✅
Nakamura (2005) Ch.2 §2.2 TG operation
§2.9 Charge transfer		 TG barrier 計算 + VTG 設計 guideline，含 p-under-TG 說明 需借閱
Roy et al. (2019) IISW 全文：2D potential simulation
Fig.3-5 VTG sweep 效果		 TCAD 直接展示 VTG 對 potential 的影響，有 p-under-TG 的對比 imagesensors.org ✅
Pain et al. (2008) IEDM 全文：Transfer gate optimization 低功耗 CIS 中 TG 設計 trade-off，VTG swing 與 image lag 關係的實測 需購買
相關卡片
← Card 11：Depth Potential Diagram
VTG sweep 效果直接在電位圖上展現（Card 11 Tab 4）
→ Card 16：Implant Engineering
p-under-TG implant 是 VTG 工程的核心製程槓桿
📷 真實依據 · CC BY 4.0
把上面的 VTG 操作窗，對照開放論文實測的 TG 取樣時間效應——點圖放大（‹ › 或 ← → 切換、Esc 關閉）。
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