CIS PIXEL CIRCUIT ATLAS · CARD 16

🧬 Implant Engineering & CP Signatures

PPD / TG / FD 各植入區的物理意義、製程參數敏感度，以及每種植入偏移在 CP 測試中留下的特徵指紋

🧬
INPUT
設計目標：FWC ↑、Dark Current ↓、Image Lag = 0、Vth 穩定
↓
✅
OUTPUT
各植入區 (dose, energy, tilt, anneal) 精準控制 → CP 所有 key item 達標

4T Pixel 植入區地圖

p⁻ substrate p-well p⁺ pinning layer n-PPD FWC 由此決定 Gate Oxide TG poly/metal channel Vth implant n⁺ FD high dose n⁺ Gate Oxide SF Gate SF channel Gate Oxide RST Gate RST ch. n⁺ VDD Gate Oxide SEL Gate SEL ch. Column Ibias load ① PPD ② TG ③ FD ④ SF ⑤ RST ⑥ SEL 信號路徑：PPD（光電荷收集）→ TG（閘極傳輸）→ FD（電荷偵測）→ SF（讀出放大）→ Column

各植入區的角色與關鍵參數

區域主要摻雜目的關鍵製程參數CP 衝擊
PPD n n-type
中等 dose		 電荷儲存區；FWC 取決於 profile、幾何與邊界 dose, energy, tilt angle, retrograde profile FWC、PTC 斜率、CG
PPD p⁺ p⁺ pinning
表面植入		 讓表面維持電洞累積；Vpin 另指 PPD 清空後的電位；抑制 Si/SiO₂ 界面 DC dose（高）, shallow energy, activation anneal Dark Current、White Pixel 密度
TG channel p-type Vth adjust 設定 VthTG；決定 TG 的 barrier height 曲線 dose, energy, lateral profile (halo) Image Lag、VTG window、Vth uniformity
FD n⁺ n⁺ high dose 低阻節點；CFD 由面積+淺結決定 dose（高）, shallow junction, spike anneal CFD、Reset level、CG = q/CFD
SF/RST/SEL ch. p-type Vth adjust 設定各電晶體 Vth；關係到增益與漏電 dose, halo (SCE 控制), 通道長度 L Vth 分布、Gm、SF Gain、Standby Iddq
⚡ 工程師視角　每一區的 implant dose 都是兩難：PPD n 要高（FWC 大）但不能太高（p⁺ barrier 失效）；TG 的 ON barrier、OFF isolation 與 drain–gate 高場需共同評估，Vth 不能直接當成 GIDL 的唯一控制量。CP 的各 key item 往往反映的是這些 trade-off 的偏移方向。

PPD 植入結構：三層設計

PPD（Pinned PhotoDiode）不是單一植入，而是 三層協同：p⁺ pinning（頂層）+ n（主儲存）+ p-well（底層）。三層的 dose/energy 必須仔細協調。

🔵 n-PPD：電荷儲存層

角色：主光電荷儲存區，dose 參與決定 profile 與電位；不能單獨決定 FWC。

公式：FWC = Qmax/q；ND × Volume 僅是均勻摻雜的原子數，不是 full-well 電荷解

典型範圍：dose ~1–5 × 10¹² cm⁻²，energy 80–200 keV，tilt 7°（減少晶格損傷）

CP 效應：dose／profile 改變會影響電位與可儲存電荷；PTC 斜率對應系統增益，不由 FWC 增加直接決定。暗電流需另查損傷、界面與偏壓

🟠 p⁺ pinning：表面釘扎層

角色：維持表面電洞累積、抑制表面 generation；PPD 完整清空仍需 TG ON 能障與脈衝時間配合。

公式：Vpin 需由完整摻雜／邊界條件求出；表面 pinning 不等於 PPD 的 full-depletion voltage

典型範圍：dose ~5 × 10¹³ cm⁻²，energy 5–15 keV（極淺），BF₂ 或 B implant

CP 效應：dose 不足 → Vpin 升高 → TGlow 工作窗收窄 → image lag；dose 過高 → 界面 DC ↑（破壞 Si-SiO₂ 界面）

PPD 植入的失效模式

1
n-dose 偏低 → FWC 不足
PTC 曲線提早飽和，最大信號電子數少。CP 症狀：PTC saturation level 低於 spec，像素在高光下提早飽和（blooming 更早出現）。
2
p⁺ pinning dose 不足 → Vpin 偏高
表面電位無法有效釘扎，TG 傳輸後 PPD 殘留電荷。CP 症狀：Image Lag 升高，且對 VTGlow 設定更敏感（lag vs VTG curve 的截止點偏移）。
3
p⁺ 植入能量過深 → 破壞 Si-SiO₂ 界面
晶格損傷形成 SRH 產生中心，即使 pinning 後仍有高 DC。CP 症狀：Dark Current 均值升高，White Pixel 密度 ↑（分布在全畫面，非局部缺陷型）。
4
n-dose 分布不均 (within-wafer uniformity)
FWC 的 within-wafer 分布寬化，CP 的 PTC saturation 散點圖呈同心環狀（離子注入機束流中心與邊緣能量差異）。
5
Retrograde profile 不足 → Potential Pocket
PPD 深處出現局部電位凹陷，傳輸時電荷被困住。CP 症狀：Image Lag 高，且加大 VTG 也無法完全消除（Lag 對 VTG 曲線出現飽和平台）。
⚠️ 植入 tilt angle 的影響　PPD 採 tilt 7° 植入（減少 channeling 效應），但相鄰 pixel 之間若遮蔽設計不當，tilt 可能造成 shadowing → 邊緣 pixel FWC 偏低（工廠通常有 4 方向旋轉補償）。

TG (Transfer Gate) 通道植入

TG 通道的 p-type Vth 調整植入決定了整個 VTG Operating Window 的位置。VthTG 太高 → VTGhigh 需要更大電壓（功耗/可靠性）；VthTG 太低 → GIDL 惡化，暗電流增加。

📐 TG Vth 完整決定因子
VthTG = Φ_ms − QoxCox + 2Φ_F + q × NA × WdepCox
Φ_ms: gate-semiconductor work function difference Qox: oxide fixed charge Cox: gate oxide capacitance Φ_F: Fermi potential Wdep: max depletion width
工程調整手段　實務上透過 Vth adjust implant（p-type，BF₂ 或 In） 改變 NA 來位移整條曲線，也可透過 gate metal（TiN work function）微調，或搭配 High-k gate dielectric。

Halo (Pocket) 植入

TG 縮短時，SCE 會讓 Vth roll-off（Vth 隨 L 縮短而降低）。Halo 植入在 S/D 兩側加入反型摻雜，抑制 DIBL 並維持 Vth。

✅ Halo 的好處

  • 抑制 Vth Roll-off（短通道 Vth 下降）
  • 降低 DIBL 係數
  • 縮小 Vth 分布 σ（within-die）
  • 增加 TG 截止時的 barrier height → 減少 subthreshold 漏電

⚠️ Halo 的代價

  • Vth ↑ → VTGhigh_min 要更大
  • Channel electric field ↑ → Band-to-Band Tunneling (BTBT) 機率 ↑
  • 過量 halo → 隨機摻雜波動（RDF）加劇 → Vth σ 反而擴大
  • P-halo 植入能量若過淺 → p⁺ halo 向 PPD 側擴散 → Vpin 升高

TG Implant CP 特徵

製程偏移物理機制CP 可見症狀鑑別方法
Vth adjust dose ↑ VthTG 升高 Image Lag ↑，VTGhigh 窗右移 VTG Sweep：lag vs VTG curve 整體右移，形狀不變
Vth adjust dose ↓ VthTG 降低 GIDL ↑ → Dark Current ↑（尤其在 VTGlow 偏負時） DC vs Temperature (Arrhenius Ea 0.6–0.7 eV, subthreshold 特徵)
Halo dose 不足 DIBL 大，Vth 受 Vds 拉低 VTG sweep 的 lag 截止點對 TG OFF 偏壓敏感 量測 DIBL coefficient：ΔVth / ΔVds（需 split L test）
Halo 側擴散到 PPD PPD p⁺ 被增強 → Vpin ↑ Image Lag 高，VTG sweep 形狀右移 + 底部殘留不清零 比較不同 anneal 條件的 lag 差異（擴散速率依賴）
t_ox 偏厚（氧化製程） Cox ↓ → Vth ↑（等效 dose 效果放大） 需更大 VTG 才能開啟 TG（窗右移），也影響 Gm ↓ Vth split test + C-V 量測

FD (Floating Diffusion) 植入設計

FD 是整個讀出電路的「訊號節點」。它的電容 CFD 決定了 Conversion Gain（CG = q/CFD），同時也決定 kTC noise（未用 CDS 時）和 Reset Level。

⚡ Conversion Gain 完整分解
CG = qCFD [μV/e⁻]
CFD = Cjunction + Cgate_overlap + Cmetal_routing
Cjunction = εSi × AFDWdep  （面積+結深決定）
Cgate_overlap = Cox × Lov × WTG  （TG/RST/SF overlap）
Cmetal_routing = 佈線電容（金屬層間電容）
📌 為什麼 FD n⁺ dose 很高？　dose、energy、退火與周圍 profile 共同決定接面；Cjunction 還受面積、耗盡宽度及偏壓影響。同時也確保低接觸電阻（Metal Contact 良好）和低白像素（high doping 抑制 SRH 產生）。
🔢 互動：CFD 對 Conversion Gain 的影響
2.0
CG = ? μV/e⁻
kTC Noise (無 CDS) = ? e⁻ rms 　Reset Level swing 1e⁻ ≈ ? mV

FD 植入的四大關聯製程

1
n⁺ dose / energy：結深控制
FD n⁺ 植入需要 高 dose（~1 × 10¹⁵ cm⁻²）+ 低 energy（5–20 keV） 以形成淺且高摻雜的接面。
CP 效應：dose 低 → 接觸電阻 ↑ → Reset Level 分布寬化；energy 過高 → Cjunction ↑ → CG ↓。
2
Spike Anneal / RTA：活化率
高溫瞬間退火（1000–1080°C, spike）活化 n⁺ 植入，同時最小化硼（p-well / PPD p⁺）擴散。
CP 效應：anneal 溫度不足 → n⁺ 活化率低 → 有效 dose ↓ → CFD ↑；但過高 → PPD p⁺ 外擴 → Vpin ↑。
3
TG/SF Gate overlap：Coverlap 貢獻
TG 和 SF gate 對 FD 的 overlap 長度（Lov）是 CFD 的重要組成（通常占 20–40%）。
CP 效應：Lov 增大（overlay 偏差）→ CFD ↑ → CG ↓ → PTC 斜率 ↓，且 Reset Level 對 VTGhigh 更敏感（coupling 效應）。
4
Metal Routing 電容：佈線層貢獻
FD 連接到 SF Gate 的金屬線越長、越靠近其他金屬 → Cmetal ↑。
CP 效應：設計規則越緊，Cmetal 占比越高，CG 越難提升。通常需要 FinFET / BSI 將 routing 移到背面來降低 Cmetal。

FD 相關 CP 量測

量測項目植入偏移預期方向輔助鑑別
Conversion Gain (CG) n⁺ energy ↑ → 結深增加 Cjunction ↑ → CG ↓ PTC 法：slope = CG in DN/e⁻
Reset Level（Vreset 分布） n⁺ dose 不均，接觸電阻異常 Vreset σ 擴大，有高低雙峰 Vreset map + scatter plot
kTC Noise（FPN） CDS 失效時直接量 CFD 波動 CFD σ 大 → kTC noise 分布寬 Dark frame 的像素 noise 分布
White Pixel (Hot Pixel) n⁺/p⁺ 界面 SRH center FD 邊緣暗電流局部過高 Arrhenius：Ea ~0.55 eV（SRH）

🔬 CP 症狀 × 植入根因 — 快速對照表

當 CP 出現異常，這張表幫你快速縮小範圍到「哪個植入區偏了、偏哪個方向」。

CP 症狀 優先懷疑植入 物理機制 鑑別方法
FWC ↓ PPD n-dose ↓ 儲存電荷區密度不足，飽和電子數少 PTC saturation level；比較 n-dose split lot
Image Lag ↑ PPD p⁺ dose ↓（Vpin ↑）
TG Vth ↑
Potential Pocket		 傳輸後 PPD 殘留電荷；三種根因機制不同 Lag vs VTGlow 曲線形狀：右移=Vth 問題；平台殘留=Pocket
Dark Current ↑
(全畫面均勻型)		 PPD p⁺ 能量過深
TG Vth ↓（GIDL）		 Si-SiO₂ 界面損傷 SRH；或 GIDL band-to-band Arrhenius Ea：SRH ~0.55 eV；GIDL ~0.7 eV；比較 DC vs VTGlow
White/Hot Pixel ↑
(局部點狀)		 FD n⁺/p-well 邊緣
BDTI sidewall		 局部晶格損傷 SRH 產生中心 Arrhenius Ea ~0.55 eV；White Pixel map 與 BDTI/FD 邊緣對應
CG ↓ FD n⁺ energy ↑
TG overlap ↑
Metal routing ↑		 CFD 增大（結深 / overlap / 寄生電容任一增加） PTC 法 CG；比對 CFD 組成分析（SPICE extraction）
Vth 分布寬化
(SF/RST/SEL)		 Vth adjust dose 不均
Halo dose 異常
RDF（隨機摻雜）		 短通道下 RDF 統計波動；halo 側向不均 Vth vs L split test；SIMS + TEM 截面
GIDL ↑（TG off 時） TG Vth adjust dose ↓ VthTG 偏低 → TG off 時電場 ↑ → BTBT DC vs T：Ea ~0.6–0.7 eV（subthreshold/GIDL 特徵）
Blooming ↑ PPD n-dose ↑（過高）
p-well dose ↓		 FWC 飽和後溢出路徑電位 barrier 降低 高光 PTC 後段斜率；比對 blooming threshold
SF Gain ↓（ASF↓） SF Vth ↑ 或 Gm↓
（SCE、oxide 偏厚）		 Vgs-Vth 縮小 → Gm ↓；gmb/gm ↑ → gain ↓ Ibias sweep + SF output curve；PTC 增益比較

根因樹：看到症狀的思考順序

①
先問：是全畫面均勻異常 OR 局部點狀？
全面均勻 → 製程批次偏移（dose/energy 系統性偏低）→ 懷疑 wafer-level implant shift
局部點狀 → 植入遮罩 defect 或晶格局部損傷 → 懷疑 photomask / particle
②
看 Within-Wafer Map Pattern
同心環狀 → 離子注入機的 beam 均勻性問題（中心 vs 邊緣能量/dose 差異）
上下左右對稱缺口 → Scan 方向偏差或 tilt 遮蔽
隨機分布 → 統計波動（RDF）或材料缺陷
③
Lot-to-Lot 趨勢比較
突然一批偏高/偏低 → 離子注入機維修後偏移（beam current 或 dose calibration）；緩慢漂移 → 離子源老化。
④
Temperature Coefficient 鑑別（DC 異常時）
Arrhenius plot：ln(Idark) vs 1/kT 的斜率 = Ea
Ea ≈ 0.55 eV → SRH（mid-gap trap，p⁺ 界面損傷 / BDTI sidewall）
Ea ≈ 0.6–0.7 eV → Subthreshold / GIDL（TG Vth 偏低）
Ea ≈ 1.1 eV → 擴散電流（極少見，低 temp 才出現）
⑤
確認：比對 SIMS 或 TEG Vth / C-V
最終確認需要 SIMS 量 implant 濃度 profile，或在 TEG（Test Element Group）上做 Vth split、C-V 量測，確認是植入偏移還是 anneal 異常。
🔌 說破一層窗戶紙：第⑤步的「TEG Vth split／C-V」就是 WAT
切割道 TEG ＝ WAT test key、C-V 是 WAT 的標配測項——上面指紋表「鑑別方法」欄有一大半其實在 WAT 執行。這頁本質上就是一座「CP 症狀 → WAT 驗證 → 製程根因」的橋，只是之前沒點名。要看 WAT 端怎麼量（Kelvin 四線、test key 六大類、wafer map 判讀），見 WAT 測電性全攻略 →
📷 真實依據 · CC BY 4.0
本卡正文講的是 pixel 內部 PPD／TG／FD 的「元件植入」。這組開放真圖補上另一條同樣關鍵的植入工程線——基板側的「碳分子離子植入 gettering」：用可控植入缺陷把會生暗電流的金屬污染吸離光電區，直接服務本卡設計目標『Dark Current↓』與 CP 白像素指紋。點圖放大（‹ › 或 ← → 切換、Esc 關閉）。
📚 文獻來源
Onaka-Masada, A. et al. "Reduction of Dark Current in CIS Pixels Using Hydrocarbon-Molecular-Ion-Implanted Double Epitaxial Si Wafers" · 開放真圖來源 ↑
Sensors 2020, 20(22):6620 · CC BY 4.0 — 碳離子植入 gettering、SIMS profile、白點/暗電流 CP 量化（上方真圖即取自此）
Theuwissen, A.J.P. "CMOS Image Sensors: State-of-the-Art and Future Perspectives"
ISSCC 2008 Short Course Notes — PPD design, implant trade-offs, FWC vs dose scaling
Takayanagi, I. et al. "A 1.2 e⁻ Temporal Noise 3D-Stacked CMOS Image Sensor"
IEEE JSSC 2020 — FD CFD optimization, CG maximization, shallow junction design
Fossum, E.R. & Hondongwa, D.B. "A Review of the Pinned Photodiode for CCD and CMOS Image Sensors"
IEEE JEDEC 2014 — Pinned PD history, Vpin physics, p+ pinning layer role, FWC formula
Sze, S.M. & Ng, K.K. "Physics of Semiconductor Devices" 3rd Ed.
Ch. 2 (p-n junction) + Ch. 6 (MOSFET) — 結深、Vth、C-V、SRH generation 基礎
Janesick, J.R. "Photon Transfer" — SPIE Press
Ch. 3–5 — PTC (Photon Transfer Curve) method for CG, FWC, Read Noise 量測
Durini, D. (Ed.) "High Performance Silicon Imaging"
Ch. 4–5 — TG halo implant, GIDL origin, CP diagnostic procedure
🔬 本頁是 CIS Atlas 的一張卡： ↩ 回 Atlas 總覽（Card 06 · 含 CP 測試地圖） · Card 13 漏電六步排查 → · WAT 測電性全攻略 →