🧱 DTI 大師養成 — 深溝槽隔離全攻略

Deep Trench Isolation in CMOS Image Sensors · Sony / Samsung / ST / OmniVision / TSMC 路線總覽

建議閱讀順序

01路線各家怎麼做
02佈局位置與結構
03得失效益與代價
04未來下一步方向

實拍、官方圖與專利圖，逐張標示來源。

30 秒速記：DTI 是像素之間挖的溝，灌進低折射率/介電材料，同時擋「光學串擾」和「電學串擾」。各家分歧在三件事 —— ① 從哪面挖（背面 B-DTI / 正面 F-DTI / 全深）、② 怎麼壓界面暗電流（Sony 被動負電荷膜 · ST 主動偏壓 · Samsung/TSMC 摻雜側壁）、③ 怎麼在縮 pixel 時保住 FWC。

🗺️ 速覽 · DTI 家族

① 廠商路線 survey

② 佈局＋製程

③ 跨平面＋CP得失

④ 小pixel未來

產品與論文要按版本對照

Samsung HP5 官方資料列出 0.5µm、200MP、front DTI 與 D-VTG；0.56µm HP3 是歷史產品案例，不能再標作目前極限。官方 FDTI 在此指 Front Deep Trench Isolation，深度是否貫穿應另外查截面。

Sony 已公開 2-Layer Transistor Pixel 技術並用於 Xperia 1 V；2022 論文的特定 FTI 結構，不能直接當作所有量產品的完整製程揭露。

Samsung HP5 官方說明 · Sony 2023 Xperia 1 V 新聞稿

查證日期：2026-09-28。專利表示提出的實施方案；不代表已量產或整個品牌固定採用。

🌳 DTI 家族樹

先把「DTI」這個詞拆開。它不是單一結構，而是一整個家族，差別在挖的方向、填的東西、有沒有加電。

背面 DTI

B-DTI / RDTI

從背面（受光面）挖溝，通常較淺。主擋光學＋電學 crosstalk。BSI sensor 主流。

Sony · OmniVision

3 張

📷 專利圖＋實機照 · 點看

正面 DTI

F-DTI

從正面（電路面）挖，可做更深甚至全深。能把 photodiode 做深 → 在小面積保住 FWC。

Samsung 小 pixel 主力

3 張

📷 3 家真實 TEM/SEM · 點看

全深 DTI

Full-depth DTI

溝貫穿整層矽，隔離最徹底，串擾最低；但製程難、應力與暗電流風險高。

高階 / 小 pixel

2 張

📷 真實 SEM/TEM · 點看

電容式 DTI

C-DTI (Capacitive)

溝內填導電 poly + 加偏壓，主動把側壁界面 pin 成 inversion → 消暗電流。

STMicroelectronics

2 張

📷 真實 TEM＋電位模擬 · 點看

側壁鈍化膜

Neg. fixed-charge film

側壁鍍負固定電荷膜（AlO/TaO/HfO）→ 電洞累積自我 pin，被動降暗電流。常與 B-DTI 搭。

Sony · TSMC

2 張

📷 OmniVision＋Sony 專利圖 · 點看

混合 DTI

Hybrid (B+F)

背面 + 正面 DTI 接力，兼顧光學隔離與深層 FWC，是往更小 pixel 的常見組合拳。

趨勢方向

📷 Samsung 專利圖（僅此 1 張，公開真實圖罕見）· 點看

一句話抓重點：「挖哪面」決定光學/FWC 取捨，「側壁怎麼處理」決定暗電流。大師級的判讀，是看一張剖面就能反推這兩件事 → 第①塊就在練這個。

🏭 主流廠商的 DTI 路線

把 Sony、Samsung、ST、OmniVision、TSMC 攤開比。資料來自開放論文（CC BY）＋公開專利＋TechInsights 公開部落格的逆向數據，每個數字都可回溯（見頁底來源）。

📅 世代演進時間軸

2013

Sony IMX147 — 首例「金屬填」B-DTI

Sony 最早一批背面 DTI，溝內金屬填充。^[3]

2015

Sony 轉「介電填」B-DTI ／ Samsung 1.12µm 首見部分 B-DTI

Sony 改用介電填；Samsung 在 1.12µm 世代首見 B-DTI（溝深 1.3µm／2.6µm 基板），1.0µm 世代用全深 F-DTI（S5K3P3SX）。^[3]

OmniVision OV16880 — PureCel Plus-S 部分 B-DTI

1.0µm pixel，B-DTI 深 0.45µm／2.5µm 基板，金屬鎢填（W core + Ti liner + HfO/TaO）。^[3]

~1.4µm

Sony IMX260 — 介電 B-DTI ~1.9µm 深 + AlO/TaO 鈍化

較深的介電 B-DTI，側壁負固定電荷膜（AlO/TaO）做被動 pinning。^[3]

2017

TSMC — BDTI pinned-PD 專利（US10304886）

摻雜側壁兼 pinning implant + high-k liner（AlO/HfO/HfTaO）+ oxide 填核 → 簡化前側 implant、提升 FWC 與 V_pin。^[5]

2020

ST — Capacitive DTI ＋垂直 PPG/TG（p-type 像素）

2µm 電洞收集像素，CDTI 偏壓 pin 界面：FWC 13,000 h⁺、暗電流 5.3 h⁺/s@60°C、DR 75dB。^[1]

2022

Samsung — D-VTG（雙垂直閘）首發於 ISOCELL HP2

一像素兩個 VTG，FWC 比單 VTG +66%，每 pixel 多吸 33% 電子；HP2 pixel pitch 為 0.6µm；FWC 須依相同來源與量測條件比較。^[2]

2023

Samsung — 2.1µm 全深 F-DTI ＋ LOFIC，單曝 120dB

F-DTI 把 small-PD FWC 從 7,000e⁻（傳統 B-DTI）拉到 10,000e⁻；65nm stacked BSI。^[4]

⚔️ 靈魂對照：三種「界面 pinning」打法

DTI 隔離容易，難的是新挖的側壁界面本身會生暗電流。各家壓它的方式，正是路線分水嶺：

被動 · 不耗電

負固定電荷膜

側壁鍍 AlO／TaO／HfO，膜帶負電 → 矽側電洞累積 → 自我 pin 界面，免外加電壓。

Sony · OmniVision · TSMC

主動 · 可調

電容式偏壓 CDTI

溝填導電 poly 當電極，外加偏壓把側壁界面壓成 inversion → 消熱生暗電流，可動態調。

STMicroelectronics

結構 · 兼 FWC

摻雜側壁 implant

側壁直接植入 p 型摻雜當 pinning layer，兼當 doped well 提升 FWC／V_pin，簡化前側 implant。

TSMC · Samsung F-DTI

📊 廠商路線矩陣

廠商	DTI 主路線	代表 / 世代	溝深 · 填充	暗電流對策	來源
ST	主動 Capacitive DTI（偏壓）	2µm p-type 像素	poly 填 + 加偏壓	偏壓→側壁 inversion→pin V_S	[1]
Sony	被動 B-DTI + 負固定電荷膜	IMX147(2013,金屬)→IMX260(1.4µm,介電,~1.9µm)	AlO/TaO + oxide core	負電荷膜→電洞累積自我 pin	[3]
Samsung	F-DTI（全深前側）+ D-VTG	1.0µm 全深 FDTI；2.1µm 120dB	全深 front trench	高能 n-implant 深空乏 + 表面 curing	[2][4]
OmniVision	部分 B-DTI（金屬鎢填）	OV16880 1.0µm(0.45µm/2.5µm)	W core / Ti liner / HfO/TaO	—	[3]
TSMC foundry	BDTI pinned-PD + high-k liner	專利 US10304886(2017)	摻雜側壁 + high-k + oxide	摻雜側壁兼 pinning implant	[5]

判讀技巧：看剖面時先找溝從哪一面進來（受光面=背面 B-DTI；電路面=正面 F-DTI），再看溝壁有沒有一層薄薄的 high-k 亮邊（負電荷膜）或填的是金屬還是介電 → 幾乎就能對號入座到上表的某一家。

🔬 真實剖面（點圖放大）

兩條代表路線的第一手剖面 —— ST 的電容式 DTI、Samsung 的全深 F-DTI。對照看「背面挖 vs 正面挖」「單 PD vs 雙 PD」。

ST CDTI 像素剖面示意與 TEM — 左示意右 TEM：CDTI 側壁全深溝、雙 TG、底部 ONO。p-type 電洞像素。來源 [1] Roy et al., Sensors 2020, 20(3):727 · CC BY 4.0

Samsung F-DTI 雙 PD 剖面與 SEM — (a)示意 (b)靜電位 (c)真實 SEM：全深 F-DTI 把大小 PD 隔開，正面挖。來源 [4] Yoo et al., Sensors 2023, 23(22):9150 · CC BY 4.0

FWC vs epi 厚度與 QE 曲線 — 越厚 epi → FWC 越高（4.8µm→13,000 h⁺）；QE@550nm ~80%。來源 [1] Roy et al., Sensors 2020 · CC BY 4.0

SNR vs small PD FWC at 105C — small-PD FWC 5k→10k（靠 F-DTI），高溫 SNR dip 變淺。來源 [4] Yoo et al., Sensors 2023 · CC BY 4.0

🧩 4T 像素 × VTG × implant 怎麼擺、怎麼做出來

DTI 不是孤島。它跟4T 電晶體、垂直閘 VTG、各層 implant 共用同一塊矽。這一塊拆三層：先看剖面怎麼擺，再看 VTG 流派，最後看製程怎麼把這些垂直結構做出來（關鍵在 PLAD）。

📐 一張剖面看懂 4T + VTG + implant

PPD (n)：訊號電荷主井（漸層＝摻雜濃度示意，中心濃邊緣淡） p⁺ pinning：釘表面、隔界面態 trench liner：high-k 負電荷膜示意（見①塊） VTG：垂直轉移閘 FD (n⁺)：電荷→電壓節點 DTI：像素隔離溝 p-sub

虛線箭頭：VTG 開啟 → 電荷沿垂直通道從 PPD 轉移到 FD（垂直閘把轉移路徑「立起來」省面積）。PPD 內的白色虛線＝空乏區邊界示意（非實測輪廓）；比例尺為示意用，非特定廠商量測值。

三個「面」的分工：DTI 管橫向（擋鄰居串擾）、PPD/pinning 管縱深（FWC 與暗電流）、VTG 管轉移（把電荷搬去 FD）。它們在同一剖面互相牽制 —— 這正是第③塊「跨平面得失」的伏筆。

🔀 VTG 流派演進（水平 → 垂直 → 雙閘 → 埋管）

平面 TG

Planar TG

傳統 gate 平鋪表面。pixel 縮小後轉移路徑變長、效率掉。

早期世代

階梯 / L 型 VTG

Stepped gate

gate 做階梯凹入，加大與 PD 接觸面、提升轉移。[6]

Samsung

單垂直閘

Single VTG (S-VTG)

gate 插進 trench，PD 可做深、轉移路徑垂直化。

通用

雙垂直閘

Dual VTG (D-VTG)

一像素兩個 VTG，個別控壓 + 優化 gap/深度，FWC +66%。[2]

Samsung HP2

埋入管狀閘

Buried pipe TG

管狀 gate 包住線狀 channel，埋在像素中央，配垂直 PPG。[1]

薄 poly-Si 通道閘

Thin poly channel

用薄 poly-Si 當垂直 channel，往更小 pixel 再縮。

研究級 (W6)

💉 implant 佈局：每一層摻雜在管什麼

implant 層	型別	作用	主要牽動的 CP index
PPD photodiode	n	收集光電荷的主井，越深越大 → FWC 越高	FWC ↑、sensitivity
p⁺ pinning layer	p⁺	釘住表面電位、把界面態隔離在空乏區外	dark current ↓、white pixel ↓
V_pin 調整 implant	n / p dose	設定 pinning voltage 與全空乏條件	lag、FWC、轉移效率
TG 下通道 implant	p	設 TG 關態勢壘、防止漏電與殘影	lag、dark current
VOD 垂直溢流汲極	n（深）	強光下把過量電荷往下洩走，防 blooming	blooming ↓（可能犧牲 FWC）[8]
FD	n⁺	電荷→電壓轉換節點	conversion gain、noise

🏗️ 製程怎麼達成

A. 垂直閘 VTG 製程 [6]

PD implant

先打 n-PPD + p⁺ pinning 兩層

isolation

形成 STI / mesa 隔離

蝕溝

選擇蝕刻開口 + 各向異性蝕出垂直閘溝

gate 介電

熱氧化 / ALD 長 gate oxide

poly 填 + CMP

poly-Si 填溝、平坦化

圖案化

光阻定義 + 蝕刻分隔 gate 段

B. DTI ＋側壁摻雜製程 [3]

深溝蝕刻

B-DTI 從背面 / F-DTI 從正面挖

liner

鍍 high-k 負電荷膜（AlO/HfO/TaO）或氧化層

PLAD 側壁摻雜

conformal 摻溝壁（平面 implant 做不到）

填充

poly（CDTI 可加偏壓）/ 介電 / 金屬

anneal

修蝕刻損傷、活化摻雜

🔑 為什麼非 PLAD 不可（第②塊靈魂）：傳統離子佈植是垂直入射、只摻得到平面；但 DTI/VTG 是又深又窄的垂直溝，溝壁根本照不到。PLAD（電漿摻雜）讓離子在電漿中碰撞、入射角度隨機化，於是溝壁＋溝底被 conformal 摻一整圈（實證可摻 0.45µm 開口、2.8µm 深的溝），用 B₂H₆ 還順帶帶進 H 鈍化 → 同時改善 temporal noise / crosstalk / saturation。這就是「implant 佈局跟得上垂直結構」的關鍵製程。[7]

🔬 真圖：VTG 怎麼把電荷搬走

TG off vs on 電位 — TG 開 → 勢壘塌陷 → 電荷從 PPD 流到感測節點。垂直閘把這條路徑「立起來」省面積。來源 [1] Roy et al., Sensors 2020 · CC BY 4.0

⚖️ 跨平面交互＋ CP 得失矩陣

前兩塊把「家族」和「擺法／製程」攤開了。這一塊回答最關鍵的問題：動一個旋鈕，到底賺到哪些 CP index、又賠掉哪些？ 因為 DTI、PD、VTG、pinning 全擠在同一塊矽上 —— 爭地（橫向）、爭深度（縱深）、爭界面品質，動一個必牽動其他，沒有白吃的午餐。

🧱 一道 DTI 牆，三筆帳

先看最核心的張力。把一道牆築深、築寬，是為了擋串擾；但同一個動作會吃掉 PD 的地、又多挖出一片會生暗電流的界面（下圖光從背面入射，BSI 結構）：

① 賺：牆越深越寬 → 橫向串擾↓（光、電都擋掉） ② 賠：牆吃掉矽 → PD 開口／體積↓ → 收光、FWC↓ ③ 賠：新挖的側壁界面 → 暗電流、白點↑（要 pinning 救）

🔺 三個張力三角

把上面那三筆帳，加上「深度 vs 轉移」這條，整理成三個常駐的張力三角。每一個都是 DTI 大師天天在拿捏的取捨：

橫向 · 爭地

牆 vs 光

牆越深越寬 → 串擾↓；但牆吃矽 → PD 開口／體積↓ → 收光、FWC↓。最佳化＝在串擾飽和點收手：溝深趨全深、寬度 ~150nm 就夠，再寬只賠開口。

來源 [9] · [2]

界面 · 爭品質

深 vs 界面

DTI／PD 越深 → 隔離↑、FWC↑；但新側壁界面態 → 暗電流、白點↑。靠三招 pinning（Sony 負電荷膜／ST 偏壓／TSMC·Samsung 摻雜側壁）把界面暗電流壓回去。

來源 [1] · [5]

縱深 · 爭轉移

容量 vs 轉移 vs lag

PD 做深 → FWC↑，但全空乏電壓↑、轉移路徑變長 → 殘影 lag↑。VTG／D-VTG 把轉移路徑「立起來、加倍」→ 在深 PD 也轉得乾淨、消 image delay。

來源 [1] · [2]

📊 CP 得失矩陣

把第②塊那些「擺法／旋鈕」全列成一張矩陣，對上常用的 CP index。顏色＝這個動作對該指標是好是壞，箭頭＝指標往哪走。一眼看出每個決定的代價在哪。

綠＝賺到（該指標變好） 紅＝賠掉（該指標變差） 灰 — ＝幾乎不動 例：「DTI 挖更深」讓串擾↓（賺）但暗電流↑（賠）

擺法（旋鈕）	串擾	FWC	收光 QE	暗電流	白點	殘影 lag	溢光	主要代價 & 救法
DTI 挖更深（趨全深）	↓	↑	—	↑	↑	—	↓	隔離↑但側壁界面變多 → 暗電流／白點↑、應力風險↑；靠 pinning 壓 [9]
DTI 牆更寬（>150nm）	↓	↓	↓	↑	↑	—	↓	串擾在 ~150nm 就飽和；過寬只賠開口（收光／FWC），取「夠寬就好」 [9]
B-DTI → F-DTI／全深前側	↓	↑	—	↑	↑	—	↓	small-PD FWC 7k→10k e⁻；代價＝全深界面最多 → 高能 n-implant 深空乏 + 表面 curing 救 [4]
PD／epi 做更深更厚	↑	↑	↑	—	—	↑	—	厚矽長波 QE↑、FWC↑（4.8µm epi→13k h⁺）；但斜射串擾↑、轉移路徑長→lag↑ → 配深 DTI + VTG 解 [1]
加 D-VTG（雙垂直閘）	—	↑	—	—	—	↓	—	FWC +66%、消 image delay（S-VTG 13 LSB→0）；代價＝雙溝對位、製程更複雜 [2]
側壁 pinning（膜／偏壓／摻雜）	—	↑	—	↓↓	↓	—	—	解暗電流的核心（p-type 4.5 vs n-type 17 暗電流）；摻雜側壁兼提 FWC／V_pin，靠 PLAD conformal 摻 [1][5]
加 VOD 垂直溢流汲極	—	↓	—	—	—	—	↓↓	強光下過量電荷往下洩走 → 防 blooming 的主力；代價＝溢流路徑分掉一部分滿井 → FWC↓ [8]

怎麼讀這張矩陣：沒有一列是「全綠」的 —— 每個讓畫質變好的動作都在別處留下一筆紅帳。大師的價值就在「知道紅帳在哪、用什麼救」：挖深的紅帳是暗電流（用 pinning 救）、築寬的紅帳是收光（用飽和點止損）、做深的紅帳是 lag（用 VTG 救）。

🔬 真圖：把得失量化出來

兩張第一手量測／模擬圖，正好釘住矩陣裡最關鍵的兩條軸 —— 「DTI 幾何 → 串擾」與「界面 pinning → 暗電流」。

crosstalk index vs trench depth and width — 溝越深、越寬（~150nm 飽和）→ 橫向串擾越低；藍/綠像素受益最大。來源 [9] Yokogawa et al., Sci. Rep. 2017, 7:3832 · CC BY 4.0

dark current p-type vs n-type and vs temperature — pin 好界面（p-type／CDTI 偏壓）→ 暗電流明顯低於傳統 n-type 平面 PD，且高溫優勢更明顯。來源 [1] Roy et al., Sensors 2020, 20(3):727 · CC BY 4.0

第③塊小結：把整頁串起來 —— 第①塊「各家挖哪面、怎麼 pin」決定了起手式，第②塊「PD／VTG／implant 怎麼擺、PLAD 怎麼做」決定了能擺到多極限，第③塊這張矩陣就是把每個極限動作的『帳單』算清楚。下一塊（④）談把這些張力推到 <0.5µm pixel 時，材料／結構／製程還能怎麼解。

🔮 往小 pixel（<0.5µm）的未來方向

前三塊都在「用矽把事情做好」。但 pixel 一旦逼近 ~0.5µm，三道牆會同時逼近——光學繞射、FWC、串擾，矽單打獨鬥開始撐不住。這塊談「往下怎麼走」：哪些材料／結構／製程／計算路線能突圍，以及一張 roadmap。

📏 pixel 縮小 roadmap：矽的牆在哪

各世代 pixel（方塊越右越小） 2022 產品案例 0.56µm（Samsung HP3, 200MP）[13] 縮小後的挑戰區（0.5µm 已有 HP5 產品）

🧮 先算 DTI 模組自己的「微縮帳」——牆還沒到，帳先吃緊

① 幾何帳：pixel pitch 0.6µm 世代的 DTI trench 寬度已到 ~100–150nm 級、FDTI 深度要全穿 active Si（數 µm）→ 深寬比（AR）衝到 ~25–50。pitch 每再縮一步，trench 寬得跟著縮（不然吃感光面積），AR 就再往上跳。
② 開口預算帳：溝裡要塞的東西不會等比例縮——側壁鈍化（如 Al₂O₃ 負電荷膜，單側 ~5–15nm）＋liner＋填充材是「固定開銷」。trench 100nm 寬時，兩側鈍化就吃掉 2–3 成開口；再縮下去填充材沒位置、seam/void 風險陡升。
③ 面積帳（DTI 寬度 ↔ FWC 三角）：DTI 越寬 → active/PD 面積越小 → FWC↓；DTI 越窄 → 蝕刻/填充越難、鈍化品質風險↑ → 暗電流↑。這個 trade-off 沒有免費午餐，只能挪。
④ 蝕刻極限帳：高 AR 下 ARDE（深度隨開口變小而落後）、twisting（窄深溝扭轉）、aspect-ratio-dependent charging（電子 shading → 溝底 notching/profile 失控）會同時發難——recipe 端的細節見 02b Bosch recipe＋E06 DTI 特別篇。
結論：下面「三道牆」多用架構級解法（拆層／OPF／hybrid DTI）突圍，正是因為模組級的縮放空間正在見底——這本帳就是你跟蝕刻／薄膜 module 討論下世代方案時的共同語言。

🧱 為什麼到 ~0.5µm 會撞牆（三道牆）

每欄上排＝pitch 較大（還有餘裕）、下排＝逼近 ~0.5µm（撞牆）。繞射：光斑（受繞射限制、大小接近固定）蓋過鄰居 pixel；FWC：井寬變窄、容量掉更多（∝ 寬²，非線性）；串擾：DTI 牆若不跟著等比例變厚，斜射光直接漏進隔壁。三欄皆為物理機制示意，非特定廠商實測比例。

光學繞射牆

Optical / diffraction

pixel 尺寸逼近可見光波長（~0.5µm）→ microlens 聚光、CFA 分色都失準，QE 掉、串擾升。

FWC 牆

Full-well capacity

滿井容量 ∝ pitch² × 深度。pitch 一縮，能存的電子數直接掉 → DR／低光 SNR 變差。

串擾牆

Crosstalk

鄰居更近、DTI 牆更薄 → 光學＋電學串擾升；但牆再厚又吃光（見第③塊張力）。

🚀 四條突圍路線

突圍的共同邏輯：不要再叫同一塊矽同時做完所有事。把「收光、存電荷、讀出、分色」拆開，各自找最佳解：

①把 PD／電晶體拆到兩片晶圓對接（bonding via 示意）②感光交給極薄的 OPF／QD 膜，矽只管讀出 ③奈米柱陣列直接把不同色光「折」進對應像素，取代 microlens＋CFA ④先合併小 pixel 訊號、再讓 ISP／AI 補回解析度與 SNR。四張皆為機制示意，非特定廠商實際版圖。

🔬 真圖：四條路線各家長什麼樣

Sony 2-layer transistor pixel 結構對比 — 傳統 vs 拆層架構對比：PD 專用層＋電晶體層各自對接，地都給滿。來源 Sony Semiconductor Solutions 官方新聞稿（2021-12-16）

OPF vs 傳統矽 PD 剖面對照 — 傳統矽 PD vs OPF 薄膜剖面對照，膜極薄、幾乎不佔深度。來源 Panasonic 官方新聞稿（2016-02-03）

metasurface 奈米柱真實 SEM — 真正做出來的奈米柱陣列 SEM，不是模擬圖——這就是③路線的「長相」。來源 Kim et al., Science Advances 2024 · CC BY-NC 4.0

Tetra pixel binning 示意 — 小 pixel 群組合併成大虛擬 pixel，換取低光下的訊噪比。來源 Samsung Semiconductor 官方技術部落格

① 結構解耦（拆層）

2-layer transistor pixel

把 PD 和 pixel 電晶體 拆到上下兩片晶圓 → 地全給 PD、電晶體也能做大。同 pitch 下飽和訊號約翻倍、DR↑、噪↓。[10]

Sony

② 換吸收體（不靠矽厚度）

Organic / QD film

把有機光電膜 OPF（或量子點／鈣鈦礦）疊在電路上吸光：膜極薄→近乎無串擾、可大入射角、QE 高；Ge/SiGe 補 NIR。Panasonic demo 123dB WDR。[11]

Panasonic · Fujifilm

③ 奈米光子聚光

Metasurface color router

用逆向設計 metasurface把光「漏斗＋分色」進小 pixel，取代 microlens＋CFA：0.6µm 下 in-pixel 光效 87.2%、串擾僅 2.6%。與 [9] 繞射 light-trapping 同源。[12]

學界前沿

④ 計算補 SNR

Binning / remosaic / AI ISP

硬體不夠、軟體補：pixel binning／remosaic（Tetra²pixel 0.56→1.12→2.24µm 三模）、deep-learning ISP、多幀 HDR → 用解析度換低光 SNR。[13]

Samsung

地基沒變：不管走哪條路，隔離（DTI）＋ pinning ＋ VTG 這套（第①②③塊）仍是地基——往 <0.5µm 會用全深 hybrid DTI（B+F 接力）＋三招 pinning 撐住串擾與暗電流，差別只在「收光／讀出」往上層搬。

🗺️ Roadmap：每個世代靠什麼撐住

pixel pitch	狀態	關鍵使能技術	來源
1.0–1.4µm	量產成熟	B-DTI + 平面／單 VTG + 負電荷膜 pinning	[3]
0.7µm	量產	全深 F-DTI + VTG + 高能深空乏 implant	[4]
0.6µm	量產（HP2）	D-VTG + 縮 DTI size + PLAD conformal 摻雜	[2]
0.56µm	2022 產品（HP3, 200MP）	＋ Tetra²pixel binning／remosaic（計算補 SNR）	[13]
~0.5µm	研發前緣	2-layer transistor pixel + LOFIC（拆層保 FWC／DR）	[10]
<0.5µm	研究	OPF／QD 膜換吸收體 + metasurface 聚光分色 + AI ISP；隔離走全深 hybrid DTI	[11][12]

四塊收束：這頁從「①各家挖哪面、怎麼 pin」→「②PD／VTG／implant 怎麼擺、PLAD 怎麼做」→「③每個極限動作的得失帳單」→「④矽撐不住時往哪走」。一句話總結 DTI 大師的判讀心法：看一張剖面，就能反推它在三道牆之間做了什麼取捨、賠在哪、又準備用什麼（材料／結構／計算）把賠的補回來。

📚 來源（第①②③④塊）

內文的 [n] 點了會直接開該來源（新分頁）；滑過去會顯示是哪一篇。下面是完整書目。

[1] Roy F. et al., "Fully Depleted, Trench-Pinned Photo Gate for CMOS Image Sensor Applications," Sensors 2020, 20(3):727. DOI 10.3390/s20030727 · CC BY 4.0（STMicroelectronics + LETI-CEA）
[2] Samsung Semiconductor, "D-VTG Technology of ISOCELL Image Sensor"（官方技術部落格）
[3] TechInsights, "A Survey of Enabling Technologies… Part 3: Pixel Isolation Structures"（公開部落格，逆向 teardown 數據）
[4] Yoo D., Jang Y. et al., "Automotive 2.1 µm Full-Depth DTI CMOS Image Sensor with 120 dB Single-Exposure DR," Sensors 2023, 23(22):9150. DOI 10.3390/s23229150 · CC BY 4.0（Samsung）
[5] US10304886B2, "Back-side deep trench isolation (BDTI) structure for pinned photodiode image sensor"（TSMC, priority 2017-09-28）
[6] KR20140093029A, "Semiconductor CIS having vertical transfer gate (VTG) and method for production"（Samsung）
[7] Moon C., Jung S. et al., "Application of Plasma-Doping (PLAD) Technique to Reduce Dark Current of CMOS Image Sensors," IEEE Electron Device Lett.（全文付費，本頁僅引用摘要與公開資訊）
[8] US10734434, "Vertical overflow drain combined with vertical transistor"（anti-blooming VOD）
[9] Yokogawa S. et al., "IR sensitivity enhancement of CMOS Image Sensor with diffractive light trapping pixels," Sci. Rep. 2017, 7:3832. DOI 10.1038/s41598-017-04200-y · CC BY 4.0（Sony；含 DTI 溝深／溝寬 vs 串擾模擬）
[10] Sony Semiconductor Solutions, "Sony Develops World's First Stacked CMOS Image Sensor Technology with 2-Layer Transistor Pixel"（2021-12-16, IEDM；飽和訊號約翻倍、拓寬 DR、降噪）
[11] Panasonic, "Develops Industry-First 123dB Simultaneous-Capture Wide-Dynamic-Range Technology using Organic-Photoconductive-Film (OPF) CMOS Image Sensor"（2016；有機光電膜路線）
[12] Lee et al., "Inverse design of color routers in CMOS image sensors: toward minimizing interpixel crosstalk," Nanophotonics 2024. DOI 10.1515/nanoph-2024-0269 · CC BY（深次微米 pixel metasurface color router：in-pixel 效率 87.2%、串擾 2.6%）
[13] Samsung, "Samsung Unveils ISOCELL Image Sensor with Industry's Smallest 0.56μm Pixel"（ISOCELL HP3, 200MP, 2022；Tetra²pixel 三模 binning）

本頁所有數據與圖片均出自上列公開來源（開放論文 CC BY 4.0／公開專利／官方技術部落格／TechInsights 公開逆向數據），每項皆可逐筆回溯。

🧱 DTI 大師養成 — 深溝槽隔離全攻略

產品與論文要按版本對照

🌳 DTI 家族樹

背面 DTI

正面 DTI

全深 DTI

電容式 DTI

側壁鈍化膜

混合 DTI

🏭 主流廠商的 DTI 路線

📅 世代演進時間軸

Sony IMX147 — 首例「金屬填」B-DTI

Sony 轉「介電填」B-DTI ／ Samsung 1.12µm 首見部分 B-DTI

OmniVision OV16880 — PureCel Plus-S 部分 B-DTI

Sony IMX260 — 介電 B-DTI ~1.9µm 深 + AlO/TaO 鈍化

TSMC — BDTI pinned-PD 專利（US10304886）

ST — Capacitive DTI ＋垂直 PPG/TG（p-type 像素）

Samsung — D-VTG（雙垂直閘）首發於 ISOCELL HP2

Samsung — 2.1µm 全深 F-DTI ＋ LOFIC，單曝 120dB

⚔️ 靈魂對照：三種「界面 pinning」打法

負固定電荷膜

電容式偏壓 CDTI

摻雜側壁 implant

📊 廠商路線矩陣

🔬 真實剖面（點圖放大）

ST · CDTI ＋垂直 PPG/TG

Samsung · 全深 F-DTI ＋雙 PD

ST · FWC vs epi 厚 ＋ QE

Samsung · SNR vs small-PD FWC

🧩 4T 像素 × VTG × implant 怎麼擺、怎麼做出來

📐 一張剖面看懂 4T + VTG + implant

🔀 VTG 流派演進（水平 → 垂直 → 雙閘 → 埋管）

平面 TG

階梯 / L 型 VTG

單垂直閘

雙垂直閘

埋入管狀閘

薄 poly-Si 通道閘

💉 implant 佈局：每一層摻雜在管什麼

🏗️ 製程怎麼達成

A. 垂直閘 VTG 製程 [6]

PD implant

isolation

蝕溝

gate 介電

poly 填 + CMP

圖案化

B. DTI ＋側壁摻雜製程 [3]

深溝蝕刻

liner

PLAD 側壁摻雜

填充

anneal

🔬 真圖：VTG 怎麼把電荷搬走

VTG 關 vs 開 — 勢壘塌陷

⚖️ 跨平面交互 ＋ CP 得失矩陣

🧱 一道 DTI 牆，三筆帳

🔺 三個張力三角

牆 vs 光

深 vs 界面

容量 vs 轉移 vs lag

📊 CP 得失矩陣

🔬 真圖：把得失量化出來

串擾 vs DTI 溝深／溝寬

界面 pinning 的價值：暗電流

🔮 往小 pixel（<0.5µm）的未來方向

📏 pixel 縮小 roadmap：矽的牆在哪

🧮 先算 DTI 模組自己的「微縮帳」——牆還沒到，帳先吃緊

🧱 為什麼到 ~0.5µm 會撞牆（三道牆）

光學繞射牆

FWC 牆

串擾牆

🚀 四條突圍路線

🔬 真圖：四條路線各家長什麼樣

① Sony 2-Layer Transistor Pixel

② Panasonic OPF 有機光電膜

③ Metasurface Color Router

④ Samsung Tetra²pixel Binning

① 結構解耦（拆層）

② 換吸收體（不靠矽厚度）

ST · FWC vs epi 厚＋ QE

⚖️ 跨平面交互＋ CP 得失矩陣