BDTI / FDTI 全攻略 — Sony × Samsung 像素隔離技術完全解剖
從「溝怎麼挖、何時挖、用什麼填」出發，串起製程整合 → TechInsights 逆向工程實測 → Layout 佈局取捨 → CP 測試（有/無 Color Filter）→ 近五年 Paper 與專利庫。一頁建立可以跟供應商與整合部門對話的完整知識棧。
一句話抓住兩家的根本差異
BDTI 和 FDTI 不只是「從哪一面挖溝」，而是兩種製程哲學的選擇——挖溝的時間點決定了你能用多高的溫度修復側壁、能用什麼材料填充、以及電晶體還剩多少空間。
🔵 Sony：BDTI（Back-side DTI）「後挖派」
正面流程全部做完（PD 植入、平面 Transfer Gate、金屬層、與 logic 晶圓接合），最後才從背面薄化後的矽挖溝。優點：完全不動既有的平面電晶體流程。代價：此時晶圓上已有金屬，製程溫度被鎖死在低溫，側壁缺陷無法用退火修，只能靠 ALD 高介電負電荷膜「電性壓制」。🟢 Samsung：FDTI（Front-side / Full-depth DTI）「先挖派」
在還沒做任何電晶體之前就從正面挖溝、摻雜、填 poly-Si。優點：當時晶圓上沒有金屬，高溫退火隨便用，側壁缺陷修得乾淨，而且 poly 填充可以加偏壓主動聚集電洞。代價：溝先佔位 → PD 變小 → 被迫發明 VTG（垂直傳輸閘）往深處抓電荷。💡 記憶錨點：BDTI =「裝潢好的房子再打牆」（不能動火，只能貼隔音棉）；FDTI =「蓋房子前先打地基隔間」（什麼工法都能用，但每間房變小，要往地下挖夾層補空間 = VTG）。
演進時間軸（2012 → 2026）：兩條路線如何走向收斂
看懂這條時間軸，就看懂整個行業：隔離從「淺」到「全深度」、像素從「單層」到「雙層」、兩家從「路線對立」到「互相採用對方的武器」。（📌 本頁取「工程哲學」視角；完整 DTI 家族年表以 21 總覽 hub 為準，競品細節見 18。）
2012–2013
BSI 普及 ＋ Samsung 發表 ISOCELL（BDTI 起家）
背照式讓光從背面進來後，像素間「光學串擾」成為頭號敵人。Samsung 2013 年發表 ISOCELL——名字本身就是 isolation + cell，第一代用的其實是 BDTI。
2014–2015
Sony 量產 1.12 µm BDTI；Samsung 佈局負電荷膜專利
Sony 用「氧化物填充＋high-k 負電荷膜」的 BDTI 撐住 1.12 µm 世代。Samsung 同期申請 US9305947（背面深溝＋負固定電荷層）——證明兩家都把 BDTI 當必經之路。
2016–2018
Samsung 切換 FDTI ＋ VTG（分水嶺）
Samsung 申請 US9935142（深溝內做 Transfer Gate），隨後在 0.9/0.8 µm 世代全面導入「poly 填充 FDTI ＋ VTG」。從此兩家路線正式分岔：Sony 平面 TG ＋ 後挖、Samsung 垂直 TG ＋ 先挖。
2019–2020
0.8 µm 世代正面對決（TechInsights 實測）
逆向工程量出同世代的選擇：Sony 150 nm 寬、oxide 填充 BDTI vs Samsung 110 nm 寬、poly 填充 FDTI。Active Si 厚度同步從 2.5 µm 增厚到 3.5 µm 以上補 FWC。
2021.12
Sony IEDM 投下震撼彈：2-Layer Transistor Pixel
「3D Sequential Integration」——PD 和像素電晶體分到兩層矽，飽和訊號量約 2 倍。重點：這個架構讓 Sony 不得不改用 FDTI（先挖、oxide 填充），因為第二層矽要在 PD 層上面長，背面挖溝的時機消失了。
2022–2023
Samsung D-VTG 量產（HP2）；Sony 雙層像素量產（Xperia 1 V）
Samsung：VLSI 2022 發表 0.6 µm 雙 VTG，FWC 10,000 e⁻，HP2 量產後每像素電子量 +33%。Sony：TechInsights 在 Xperia 1 V 主鏡頭拆出量產版雙層像素（48 MP、1.12 µm、FDTI oxide 填充、三層 active Si）。
2024–2025
Samsung HP9（0.56 µm）→ HP5（0.5 µm，世界首發）
FDTI ＋ D-VTG ＋ PLAD 側壁摻雜一路微縮到 0.5 µm 仍維持可用 FWC。0.64 µm 世代靠「DTI 縮寬＋PLAD 優化」守住約 6,000 e⁻。
2025.12（IEDM）
收斂與第三勢力：TSMC 0.43 µm「雙背面 DTI」
TSMC 發表世界最小 0.43 µm quad-PD：3 晶圓堆疊＋dual-BDTI（兩層矽各自背面挖溝），FWC 6,000 e⁻、暗電流 1.3 e⁻/s、讀噪 1.5 e⁻rms。Samsung 同場發表 0.7 µm 雙層 dual-PD ＋ 超穎光學分色器（MPCR），且用 Cu-Cu 混合接合取消像素級深接觸。
💡 收斂的本質：微縮到 0.5 µm 以下後，「單層矽 + 單一方向挖溝」的設計空間用完了。三家殊途同歸走向「全深度隔離 × 多層矽堆疊」——差別只剩「溝由哪一層、哪一面、何時完成」。這正是你讀近五年 paper 時該追的主線。
路線總覽速查表
| 維度 | Sony 傳統 BDTI | Samsung FDTI | Sony 2-Layer（新） | TSMC dual-BDTI（IEDM 2025） |
|---|---|---|---|---|
| 挖溝時機 | BEOL 後、背面薄化後 | FEOL 最前端（電晶體前） | FEOL 前端（第一層矽） | 各層接合＋薄化後 |
| 挖溝方向 | 背面 → 正面 | 正面 → 背面（薄化後貫穿） | 正面 → 背面 | 兩層各自從背面 |
| 填充材料 | SiO₂（部分產品用 W） | Poly-Si（可偏壓） | SiO₂ | 介電質（公開資訊有限） |
| 側壁鈍化 | ALD high-k 負電荷膜（Al₂O₃/HfO₂） | PLAD 硼摻雜＋高溫退火 | 摻雜＋接合後活化 | — |
| Transfer Gate | 平面 TG（沿用成熟流程） | VTG → D-VTG（被迫垂直化） | 平面 TG（在 PD 層） | — |
| 溫度自由度 | 低（已有金屬，<400 °C 量級） | 高（金屬前，可爐管退火） | 中（接合後活化有特殊解） | 低 |
| 代表量產 | IMX 系列 1.12–0.8 µm | ISOCELL 0.9 → 0.5 µm（HP5） | Xperia 1 V 主鏡頭 48 MP | （論文階段） |
資料來源：TechInsights DTI Survey Part 3、Samsung D-VTG Tech Blog、Sony 2-Layer Pixel 新聞稿、IEDM 2025 Image Sensors Session
截面結構對比（依公開逆向工程資訊重繪）
先把最終結構放在眼前，再回頭看各自怎麼走到這裡。光從上方（背面）入射，電晶體與金屬層在下方（正面）——BSI 的標準擺法。
圖 1｜兩家 0.8 µm 世代的最終截面（依 TechInsights 公開部落格數據重繪示意，非原始 SEM 照片）。關鍵差異三處：① Sony 溝較寬（150 nm）填 oxide、靠紫色 high-k 負電荷膜鈍化側壁；Samsung 溝較窄（110 nm）填 poly-Si、靠 PLAD 摻雜鈍化。② Sony 用平面 TG（藍色橫條），Samsung 用 VTG（紅色垂直柱）深入矽中。③ FDTI 貫穿整個 active Si（全深度），傳統 BDTI 視產品可能留底部未貫穿。黃色箭頭＝光入射方向（背面）。
Samsung FDTI 完整製程流程（先挖派的 8 步）
記住主旋律：所有怕高溫的東西都還不存在時，把最髒最傷的蝕刻先做完。
1
起點：p-epi 矽晶圓 ＋ 硬遮罩微影
Epi 品質決定暗電流的地板
CIS 用低缺陷 p-type epitaxial 層（高階產品會用氫碳分子離子植入的 proximity gettering epi 來吸附金屬污染——這直接影響後面 CP 測到的白點數）。沉積氧化物/氮化物硬遮罩，微影定義出 DTI 網格開口（0.8 µm 世代約 110 nm 寬）。
2
深溝蝕刻（正面、高深寬比 RIE）
深寬比 ~30:1 量級，蝕刻損傷在所難免
電漿蝕刻往下挖 3 µm 上下（最終要等背面薄化後貫穿）。側壁此刻佈滿懸鍵與電漿損傷（Dit ↑）——這就是 17 號卡講的介面態問題的源頭。FDTI 的底氣在於：後面還有高溫步驟可以修。
3
側壁摻雜：PLAD（電漿輔助摻雜）＋ 高溫退火
FDTI 的靈魂步驟，Samsung 官方點名的關鍵技術
110 nm 的窄溝裡，傳統斜角離子植入打不到深處側壁，改用 PLAD：電漿包覆整個溝、硼均勻摻入側壁形成 p⁺ 鈍化層（把介面態產生的電子推回去、固定空乏區邊界）。接著高溫退火活化＋修復蝕刻損傷——這一步是 BDTI 永遠做不到的，因為 BDTI 挖溝時晶圓上已有金屬。Samsung 在 0.64 µm 世代特別強調「DTI 縮寬＋PLAD 優化」守住 FWC ~6,000 e⁻。
4
Liner 氧化 ＋ Poly-Si 填充 ＋ CMP
為什麼填 poly 而不是 oxide？因為要「可偏壓」
先長薄 liner oxide（絕緣），再用 CVD 填入摻雜 poly-Si、CMP 磨平。Poly 芯之後可以接負偏壓 → 沿整條溝的側壁感應出電洞累積層，主動壓制暗電流（OmniVision 的 US9806117 把同概念用 W ＋ TSV 偏壓申請成專利）。oxide 填充做不到這件事——這是材料選擇背後真正的設計考量。
5
回到標準 FEOL：Well / PD 植入 ＋ VTG 蝕刻
溝先佔位的代價在這裡顯現
PD 植入時四周已被 DTI 圍死 → 每個 pixel 是「矽孤島」。PD 想做深（FWC ↑）但平面 TG 的橫向電場抓不到深處電子 → 在 pixel 角落蝕刻 VTG 孔、長 gate oxide、填 poly，做出垂直伸入矽的傳輸閘。0.6 µm 世代起兩根（D-VTG）：傳輸電場覆蓋整個通道，1.5 V 即可零殘影（單 VTG 同條件殘留 ~13 LSB），FWC 比單 VTG 高約 66%。
6
平面電晶體 ＋ BEOL 金屬層
從這一步起，全晶圓進入低溫禁區
RST / SF / SEL 與週邊電路、多層金屬照常完成。此後任何步驟都不能超過金屬可承受的溫度——還好 FDTI 的高溫需求早就用完了。
7
晶圓接合 ＋ 背面薄化（DTI 在此「貫穿」）
Full-depth 的最後一塊拼圖
正面與 logic 晶圓 Cu-Cu 混合接合後翻面，研磨＋CMP 把背面磨到 3 µm 上下——磨到露出 DTI 底部，前面挖的溝瞬間變成貫穿整個 active Si 的全深度隔離。Active Si 目標厚度本身也是設計參數：1.0 µm 世代 2.5–2.7 µm，0.8 µm 世代已 >3.5 µm（最厚量到 3.9 µm），用厚度換 FWC 與 NIR QE。
8
背面鈍化 ＋ 抗反射 ＋ Metal Grid ＋ CF ＋ 微透鏡
光學堆疊收尾（之後才會做 CP2 → 見 CP 測試 tab）
背面整面 ALD 負電荷膜（Al₂O₃ 系）＋抗反射層，金屬格柵對齊 DTI 網格防止 CF 之間的光串擾，再上 CF 與微透鏡。
Sony BDTI 完整製程流程（後挖派的 7 步）
主旋律相反：先用最成熟的平面流程把值錢的東西做完，最後再小心翼翼地挖溝。
1
標準 FEOL：PD ＋ 平面 TG ＋ 4T 全部完成
不需要為 DTI 改動任何既有流程——BDTI 最大的商業優勢
PD 植入沒有溝擋路，井與 PD 的橫向隔離靠傳統 implant isolation 先撐著。平面 TG 是幾十年驗證的成熟元件，TG 漏電/殘影模型都是現成的。
2
BEOL 金屬層 ＋ 與 Logic 晶圓接合
Sony 的堆疊式（stacked）架構本來就要接合
感光晶圓正面朝下與 ISP/logic 晶圓接合（演進：TSV 周邊連接 → Cu-Cu 混合接合，Xperia 1 V 上量到 1.12 µm 接點間距）。
3
背面研磨 ＋ 薄化到目標厚度
2.5–3.9 µm，厚度 = FWC 與 QE 的槓桿
研磨＋CMP＋濕蝕刻把幾百 µm 的基板磨到個位數 µm。表面品質極重要：研磨損傷殘留 = 暗電流災難。
4
背面 DTI 蝕刻（低溫禁區內動工）
全程 <400 °C 量級——金屬已在晶圓上
從背面微影＋RIE 挖溝（150 nm 寬）。深度是產品選擇：部分深度（留底部讓電荷可流通，PDAF 結構會用到）或全深度。蝕刻損傷一樣存在，但這次沒有高溫退火可以救。
5
ALD 負固定電荷膜（材料工程取代熱預算）
BDTI 的靈魂步驟：用「電」修，不用「熱」修
ALD 沉積 Al₂O₃ / HfO₂ 疊層，膜內天然帶負固定電荷 → 側壁矽中感應出電洞累積層 → 介面態被電洞填住、產生的電子被排斥 → 暗電流被「電性鈍化」。ALD 在 200–300 °C 即可進行，完美避開金屬限溫。Samsung 的 US9305947 與 Sony 的 US10872919 都在保護這層膜的結構。
6
填充：SiO₂（主流）或 W（特殊用途）
折射率 vs 完全遮光的取捨
SiO₂（n≈1.46）vs Si（n≈3.9）的折射率差讓斜射光在溝壁全反射回本 pixel——隔離兼聚光，且無金屬吸收損失。需要絕對零串擾的產品（SPAD、全域快門）改填 W：完全擋光＋可接電位，代價是 W 反射面會把光彈回去造成些許 QE 損失與應力管理問題。iPhone 15 Pro Max 的 LiDAR（IMX591 SPAD）就是 W 填充全深度 BDTI。
7
Metal Grid ＋ CF ＋ 微透鏡
與 FDTI 殊途同歸的光學收尾
W 填充版的 DTI 可直接與背面金屬格柵連成一體（複合金屬格柵 CMG），形成從矽底到 CF 的連續遮光牆。
⚠️ 常見誤解：「BDTI 比 FDTI 落後」——不對。BDTI 是商業最優解（不動成熟流程、良率風險低），FDTI 是物理最優解（熱預算自由、可偏壓）。Sony 撐著 BDTI 十年是因為平面 TG 的價值，最後改用 FDTI 也不是認輸，而是雙層像素架構讓「背面挖溝的時機」物理上消失了。
填充材料決策表——「填什麼」是果，「何時挖」是因
| 填充 | 光學隔離 | 電性隔離 | 可偏壓？ | 誰在用 | 背後邏輯 |
|---|---|---|---|---|---|
| SiO₂ | 全反射（折射率差） | 好 | ❌ | Sony BDTI 主流、Sony 2-layer FDTI | 無吸收損失、製程最簡單；側壁鈍化交給 high-k 膜 |
| Poly-Si | 差（折射率 ≈ Si，靠 liner） | 好 | ✅ 負偏壓聚電洞 | Samsung FDTI 全系列 | 高溫相容（先挖才能用）＋主動暗電流壓制 |
| W（鎢） | 完全阻斷（金屬遮光） | 好 | ✅（OVT 專利 US9806117） | Sony SPAD（IMX591）、GS 產品 | 零光學串擾剛需；可與 CMG 連成遮光牆 |
| Air gap | 最大折射率差（n=1） | 好 | ❌ | 學界＋部分專利（量產罕見） | 全反射臨界角最小，但機械強度/汙染風險高 |
🎯 面試級考點：為什麼 Samsung「不能」學 Sony 填 oxide 就好？因為 poly 的真正價值在偏壓——FDTI 側壁是高溫退火＋PLAD 修復的，已經夠好；poly 偏壓是再買一層保險（出貨後仍可調的 knob）。反過來 Sony 傳統 BDTI「不能」填 poly 偏壓嗎？可以（OVT 就這麼做），但 Sony 選擇把複雜度留在材料（high-k 膜）而非電路（偏壓產生器＋可靠度驗證）。
熱預算對照——一張表看懂「時機決定一切」
| 製程能力 | FDTI（電晶體前挖） | BDTI（金屬後挖） |
|---|---|---|
| 側壁損傷退火（>900 °C 量級） | ✅ 隨便用 | ❌ 金屬熔給你看 |
| 側壁摻雜活化 | ✅ 爐管/RTA 皆可 | ❌ 只能靠雷射退火局部救（成本高） |
| ALD high-k 負電荷膜（200–300 °C） | 可用但非必須 | ✅ 唯一解，也是夠用的解 |
| 對既有平面流程的擾動 | ❌ 大（PD/TG 全部重新設計） | ✅ 幾乎零擾動 |
| 對 17 號卡 Dit 的修復策略 | 熱修復（真的把缺陷退掉） | 電修復（用電洞把缺陷「蓋住」） |
怎麼讀 TechInsights 這類逆向工程報告
RE 報告是「事實的最後仲裁者」——paper 可以只講好話，量產品的截面不會說謊。讀懂三種武器，你就能自己驗證任何廠商的宣稱。
① SEM / TEM 截面（看結構與尺寸）
FIB 切出剖面 → SEM 量 µm 級（溝深、Si 厚度）、TEM 量 nm 級（liner 厚度、gate oxide）。判讀重點：DTI 寬度/深度、是否貫穿、填充材料的對比度（W 亮、oxide 暗、poly 與基板相近要看晶界）。② SCM / SIMS（看摻雜）
掃描電容顯微鏡（SCM）把 p/n 摻雜畫成顏色 → 直接看到 PD 形狀、側壁 p⁺ 鈍化層的存在；SIMS 給出深度方向的濃度曲線。Samsung PLAD 側壁摻雜在 SCM 圖上是貼著溝壁的薄 p⁺ 殼。③ 逐層去除（Delayering，看 Layout）
一層層磨掉金屬/poly 拍俯視圖 → 重建 layout：VTG 落點、FD 共享方式、metal routing。本頁 Layout tab 的佈局知識，多數來自這類平面照片。④ 交叉驗證心法
paper 數字（FWC、DC）配 RE 結構（Si 厚度、溝寬）才能還原設計意圖。例：看到 active Si 從 2.5 → 3.9 µm 增厚，就知道 FWC 是用「體積」買的，不全是 implant 工程的功勞。實測數據總表（TechInsights 公開資訊）
| 產品 / 世代 | 公司 | DTI 型式 | 寬度 | 深度 / Si 厚 | 填充 | 備註 |
|---|---|---|---|---|---|---|
| 1.0 µm 世代 | 各家 | B-DTI 起步 | — | Si 2.5–2.7 µm | oxide | DTI 導入初期 |
| 0.8 µm 世代 | Sony | B-DTI | 150 nm | Si >3.5 µm | SiO₂ | 平面 TG 沿用 |
| 0.8 µm 世代 | Samsung | F-DTI 全深度 | 110 nm | Si >3.5 µm（最厚 3.9） | Poly-Si | 強制搭配 VTG |
| IMX591（SPAD LiDAR） | Sony | B-DTI 全深度 | — | 標稱 1.9 µm；交點 2.4 µm | W（鎢） | iPhone 15 Pro Max；倒金字塔表面＋複合金屬格柵 |
| Xperia 1 V 主鏡頭（2-layer） | Sony | F-DTI | — | 三層 active Si | SiO₂ | 1.12 µm、48 MP、雙 PD PDAF |
| 1.4 µm 世代（旗艦機） | Apple 供應鏈 | B-DTI | — | — | — | 大像素也需要 DTI |
來源：TechInsights：BSI Active Si Thickness 與 DTI 調查、TechInsights：Sony IMX591 SPAD 分析、Image Sensors World：Sony 雙層像素 TechInsights 初步分析
案例一：IMX591 SPAD——W 填充 BDTI 的極致遮光
SPAD 一顆雜散光子就會誤觸發，所以 Sony 在這顆 10.1 µm 大像素上展示了 BDTI 路線的「光學隔離天花板」。
圖 2｜IMX591 結構示意（依 TechInsights 公開描述重繪）。三個觀察：① W-DTI 與背面 CMG 連成一體——從矽底到濾光層的連續金屬遮光牆，光學串擾趨近零。② 倒金字塔表面（IPA）把 940 nm 雷射光「折進」矽內多走斜路，提升 NIR 吸收。③ 交點深 2.4 µm vs 線段 1.9 µm——蝕刻 loading 效應：十字交點開口大、離子通量集中、挖得更深。這個現象反過來是 RE 工程師判斷「先挖還是後挖」的線索之一。
案例二：Xperia 1 V 雙層像素——Sony 改用 FDTI 的鐵證
2021 年 IEDM 的概念，2023 年就被拆出量產品。這顆 sensor 是「Sony 路線收斂」的物證。
圖 3｜Xperia 1 V 主鏡頭（48 MP、1.12 µm）三層結構示意（依 TechInsights 公開分析重繪）。判讀重點：① PD 層之間是 SiO₂ 填充的 FDTI——Sony 在雙層架構下放棄 BDTI（第二層矽蓋上去之後，背面挖溝的窗口不存在了）。② 紅色 deep contact（0.46 µm 間距）像 TSV 一樣把 PD 層訊號拉到電晶體層。③ 電晶體層沒有 PD 佔位 → AMP（SF）可以加大 → 1/f 噪聲下降，這就是「雙層像素低光更乾淨」的物理來源。④ 與 ISP 的 DBI 接點 1.12 µm = 每顆 pixel 正下方一個接點，當時 TechInsights 看過的最小間距。⑤ 製程順序反直覺：第二層矽接合後才做 gate oxide 與植入活化——「3D Sequential」的 sequential 就是指這個。
💡 給 RE 佐證找原圖：TechInsights 的原始 SEM/TEM 照片在付費報告內，但他們的 blog 摘要常放縮圖；Image Sensors World 部落格會轉述關鍵數字；各家在 IEDM/ISSCC 的 paper 本身就有官方截面圖（IEEE Xplore 可下載）。三個來源拼起來 ≈ 80% 的付費報告資訊量。
FDTI 的根本 Layout 衝擊：每個 Pixel 變成「矽孤島」
FDTI 貫穿整個 active Si，意味著 pixel 之間沒有任何矽是相連的。過去靠擴散區跨 pixel 共享的所有手法全部作廢，layout 必須重新發明。
圖 4｜FDTI 2×2 共享像素俯視示意。四個 pixel 的 VTG 都擠向中央交點附近的內角，FD 緊鄰 VTG；四個 FD 用金屬（藍色虛線）跨過 DTI 連成一個共享 FD 節點——矽被切斷了，只剩金屬能跨島。傳統「擴散共享」在 FDTI 世界變成「金屬共享」，這多出來的金屬走線電容會吃掉一部分轉換增益（CG = q/CFD），是 FDTI 共享架構的隱藏稅。
五個關鍵佈局決策與背後的「為什麼」
1
VTG 為什麼放角落？
光學對稱性 × PD 體積最大化的折衷
VTG 是插進 PD 領土的「異物」：放中央會把 PD 切成兩半、破壞電位剖面；放邊緣會跟 DTI 打架（蝕刻彼此干擾、應力疊加）。角落是干擾最小的位置——而且 2×2 共享時四顆 VTG 聚向中央交點，gate 訊號線可以共用 routing 通道。D-VTG 的兩根柱子間距是模擬重點：Samsung 公開資料顯示從 130 nm 一路優化到 20 nm，間距夠近整個通道才會被電場完整打開（1.5 V 零殘影 vs 單 VTG 的 13 LSB）。
2
孤島裡的「接地問題」：p-well tap 放哪？
FDTI 切斷的不只是串擾，還有電洞的回家路
PD 吸光產生電子-電洞對：電子進 PD，電洞要流回基板接地。FDTI 把矽切成孤島後電洞無路可走 → 累積起來改變島內電位（類似 SOI 的 floating body）。解法組合：① 島內佈 p-well tap（吃面積）；② poly 芯加負偏壓，沿側壁感應連續的電洞通道；③ 背面整面 high-k 膜的電洞累積層當「地板接地」。實際設計三者並用——這是 FDTI layout 最不直觀、也最常被 paper 一筆帶過的細節。
3
PDAF 雙 PD：隔離牆故意「不蓋到頂」
完全隔離反而是錯的——溢流路徑是功能需求
Dual-PD 像素中間那道隔離（左右 PD 之間）刻意用部分深度 DTI 或純 implant 隔離：相位對焦需要左右獨立讀出，但強光下若完全隔離，單邊先飽和會造成 L/R 訊號比失真 → 留一條底部溢流路徑讓過剩電荷流到另一邊。所以同一顆 sensor 裡會同時看到「pixel 間全深度 DTI ＋ pixel 內部分深度隔離」兩種規格——RE 截面上一深一淺，是判斷 PDAF 架構的指紋。
4
DTI 交點（intersection）是良率熱點
Layout 幾何 → 蝕刻深度 → 缺陷分佈
網格交點的開口面積大於線段 → RIE loading 讓交點挖得更深（IMX591：線段 1.9 µm、交點 2.4 µm）。先挖派（FDTI）交點過深會威脅後續背面薄化的終點控制；後挖派（BDTI）交點過深可能戳到正面元件。交點也是應力集中點——白點缺陷在 CP map 上若沿交點規律分佈，幾乎可以直接定位是 DTI 蝕刻或填充的問題（CP tab 會再回扣這條）。
5
Sony 雙層像素：把 layout 問題「升維」解決
電晶體層沒有 PD，佈局自由度暴增
上層只有 PD＋TG，下層整層都是電晶體的地盤：AMP 想做多大做多大（噪聲 ↓）、四顆 PD 用 sublocal connect 共享 RST 源極與 AMP 閘極（CFD ↓ → CG ↑）。IEDM 2025 Samsung 的 0.7 µm 雙層 dual-PD 更進一步用 Cu-Cu 混合接合取代像素級 deep contact——連「打洞穿矽」的 layout 成本都省了。微縮的盡頭不是把東西擠得更密，是把東西搬到另一層。
🎯 工作連結：你在 KLA/WAT 看到的 DTI 相關異常，先問三個 layout 問題——①沿交點分佈嗎（蝕刻/填充）？②集中在 VTG 側嗎（gate-DTI 間距/應力）？③孤島電位相關嗎（tap 密度/poly 偏壓）？三個問題能把 DTI 失效模式切掉八成。
為什麼 CP 要分「無 CF」與「有 CF」兩段？
CIS 的 CP（Chip Probing）跟 logic 晶片最大的不同：探針卡📷上方掛著一顆校正過的光源📷。而 Color Filter / 微透鏡是「做在晶圓上的光學零件」，它上去前後能測的東西完全不同——這就是兩段式的由來。
🖱️ 藍色虛線名詞可滑過看真實照片（探針卡實物 / 設備 / 測試卡），點擊放大
1
CP1：光學堆疊上去「之前」（無 CF/ML）
測的是「矽跟電路本身好不好」
FEOL＋BEOL（含背面薄化、high-k 鈍化）完成後就測。此時看到的暗電流、白點、讀噪純粹反映矽品質、implant、DTI 側壁、退火——沒有任何光學雜訊干擾判讀。對 fab 來說這是黃金回饋點：發現 DTI 製程漂移時，後面批次還來得及救，不用等整個光學堆疊做完才知道。沒有 CF 也能打光——用平場白光📷測整體光響應（這時所有 pixel 都是「全色盲」的，只看總量）。換句話說，CP1 的平場白光能量到 QE 總量、線性度、FWC、PRNU、暗電流 這些「跟顏色無關」的本質指標——它們只取決於矽、implant、DTI 與讀出電路；要等 CP2 把 CF 疊上去，才會有「分色」這一維資訊。
2
CF ＋ 微透鏡製程（聚合物上線，全廠限溫）
從此晶圓變「光學元件」，也變嬌貴
RGB 染料/顏料光阻逐色微影 → 微透鏡光阻回流成型。聚合物上去後晶圓不能再碰高溫與多數化學品；CF 對位精度、微透鏡焦點/偏心（pixel 越往邊緣微透鏡越偏移，補償主光線角 CRA）都是新的良率變數。
3
CP2：光學堆疊上去「之後」（有 CF/ML）
測的是「光學零件做得好不好」＋分色性能
同樣上探針機，但現在 R/G/B 通道有了身分 → 測分色靈敏度、色彩串擾、CF 對位、微透鏡聚光效率、入射角響應。CP1 只證明當時測項、條件與抽樣覆蓋下通過。CP2 新 fail 還可能來自後續熱／化學／機械損傷、量測條件變更與先前漏檢；先做同 die、同條件電性重測，再檢查光學堆疊。
4
切割 → 封裝（CSP/COB）→ FT / 模組測試
CP 是晶圓級，FT 是顆粒級
CP1/CP2 的 fail map 合併成 inkless map 傳給封測廠，只封好的 die。模組廠最後還會做含鏡頭的影像品質測試（解析度📷、鬼影📷、自動對焦📷）——那已經是系統級，不在 CP 範疇。
💡 一句話：CP1 = 體檢「身體」（Si＋電路），CP2 = 體檢「眼鏡」（CF＋ML）。分開測，fail 才有歸屬；混在一起測，debug 變猜謎。
CP1 測項清單（無 CF）——每項怎麼測、在抓什麼
🖱️ 滑過帶 📷 的測項可預覽工程師實際看到的測試畫面，點擊放大（附來源連結）
| 測項 | 怎麼測 | 在抓什麼製程問題 |
|---|---|---|
| Open / Short ＋ IDD 📷 | 探針上電，量各 pad 連通性與待機電流 | BEOL 缺陷、ESD 結構、漏電路徑（參考 13 號卡 Standby Current） |
| 數位功能 / 暫存器 📷 | SPI/I²C 寫讀暫存器、掃描時序 | logic 晶圓品質、混合接合的連接良率 |
| 暗電流（DC） 📷 | 遮光，掃多組積分時間 → 訊號對時間斜率 = e⁻/s；常加溫到 60 °C 放大訊號 | DTI 側壁 Dit、研磨損傷、金屬污染（gettering 失效） |
| 白點 / 熱像素 📷 | 暗態下統計超過閾值（如 >35 e⁻/s）的 pixel 數與分佈圖 | 局部缺陷：DTI 交點應力、蝕刻殘留、單點金屬污染 |
| DSNU / 讀噪 📷 | 暗態多幀：空間標準差 = DSNU；時間標準差 = read noise | SF 電晶體品質（RTS noise）、列/行電路失調 |
| FWC / 轉換增益 CG 📷 | 平場白光打 PTC（光子轉移曲線，見下方公式卡） | PD implant 劑量、PLAD 鈍化效果、D-VTG 傳輸完整性 |
| 線性度 / 殘影（Lag） 📷 | 光階梯掃描；光源瞬間關閉後讀殘留訊號 | TG/VTG 傳輸電場不足（殘影 = VTG 設計直接指標） |
| Blooming / 抗暈 📷 | 局部過曝光斑，量電荷溢出到鄰近 pixel 的程度 | DTI 隔離完整性、anti-blooming 路徑設計 |
CP2 測項清單（有 CF＋ML）——光學堆疊的專屬考卷
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| 測項 | 怎麼測 | 在抓什麼製程問題 |
|---|---|---|
| 分色靈敏度（R/G/B） 📷 | 標準光源（如 D65 等校正色溫）平場，按 Bayer 通道分開統計 | CF 膜厚/染料濃度漂移 |
| 色比（R/G、B/G）＋ 白平衡預校 📷 | 通道間訊號比值，寫入 OTP 做模組端校正基準 | CF 批次間色偏 |
| 色彩串擾（Color Crosstalk） 📷 | 單色光（或窄帶 LED）只該亮一個通道，量鄰通道的漏訊號 | CF 對位偏移、DTI 光學隔離失效（void、深度不足） |
| QE / 光譜響應 📷 | 單光儀掃波長＋校正光電二極體當基準（EMVA 1288 方法） | 抗反射層、Si 厚度、CF 穿透率的總和驗證 |
| 入射角響應 / CRA 匹配 📷 | 可變角度光源（或晶圓不同位置的微透鏡偏心設計驗證） | 微透鏡偏心量錯誤 → 邊緣畫面陰影（lens shading） |
| PRNU 📷 | 平場下空間響應不均勻性（扣掉 shot noise 後的固定圖樣） | CF/ML 厚度梯度、晶圓級膜厚不均 |
| Blemish / 污點 📷 | 平場影像找低頻暗斑/亮斑群集 | CF 製程微粒、微透鏡缺陷、封裝前最後一道外觀關卡 |
⚠️ 設備重點：CP2 的光源是測試系統的心臟——照度均勻性要壓在百分之一二以內、光譜要校正、還要能切換色溫/波長。探針卡中央挖洞讓光通過（光從上方打、針從周邊下）；高階方案把擴散片與準直光學直接整合進探針卡（參考 US9494617 影像感測器測試探針卡）。測試廠（如台灣的京元電）的 CIS 產能瓶頸常在「有光源的測試機台數」而非探針機本身。
PTC 光子轉移曲線——CP 量 FWC / CG / 讀噪的核心方法
不需要知道光源的絕對亮度，只靠「訊號的統計性質」就能標定整顆 sensor——這是 CIS 測試最漂亮的物理。
σ²total = σ²read + 1K·μ （shot noise 區）
μ = 平均訊號（DN）、σ² = 時間方差（DN²）、K = 轉換增益（e⁻/DN）。光子到達服從 Poisson 分佈 → 電子數的方差 = 平均值，是物理定律不是經驗式。
K = μσ² − σ²read [e⁻/DN]， FWC = K · μsat [e⁻]
作法：平場下掃光強（或積分時間），每個光強拍兩幀 A、B；在相同 ROI 與穩定光源下，以 Var(A−B)/2 估單幀時間方差，μ 為扣 dark offset 後兩幀平均。斜率倒數 = K；方差崩落點 = 飽和 → FWC；零光截距為 DN²，開根號再乘 K 才是 e⁻ RMS。Samsung 0.6 µm「FWC 10,000 e⁻」、TSMC 0.43 µm「讀噪 1.5 e⁻rms」各 paper 的 FWC／read noise 仍需核對其定義與量測方法。
圖 5｜PTC 曲線三段判讀：左段水平 = 讀噪地板；中段斜線 = Poisson shot noise（斜率給出轉換增益 K）；右端方差突然崩落 = pixel 飽和（所有 pixel 都卡在同一個天花板，差異消失），對應的 μsat 乘上 K 就是 FWC。曲線形狀異常的位置直接指向失效機制：地板偏高 → SF/讀出鏈；斜率漂移 → 整條讀出鏈 gain、量測條件或非 Poisson 成分需查；提早崩落 → FWC 不足（PD implant 或 VTG 傳輸問題）。
DTI 失效模式 × CP 訊號對照表（把前面四個 tab 串起來）
| DTI 製程問題 | CP1 訊號（無 CF） | CP2 訊號（有 CF） | 佐證手段 |
|---|---|---|---|
| 側壁鈍化不足（PLAD 劑量低 / high-k 膜質差） | 暗電流整體墊高、白點尾巴變胖、60 °C 加速更明顯 | （CP1 已可定罪） | 17 號卡的 Dit-VFB 分析、DCS 直方圖 |
| DTI void（填充空洞） | 白點群聚、blooming 局部異常 | 色彩串擾局部超標 | FIB 截面直接看洞 |
| 深度不足 / 未貫穿（薄化終點偏移） | blooming 全面變差 | 色彩串擾全面超標、QE 邊角異常 | SEM 量溝底到背面距離 |
| 交點過深 / 應力集中 | 白點沿網格交點規律分佈（map 上呈點陣） | — | Layout tab 第 4 點；交點 FIB |
| VTG-DTI 間距偏移（對位） | 殘影（lag）超標、FWC 損失 | — | 平面 delayer 量對位 |
| CF 對位偏移（非 DTI 但常混淆） | CP1 全部正常 ←關鍵鑑別 | 色比異常、串擾超標 | 光學顯微鏡直接看 CF 格線 vs metal grid |
🎯 這張表的用法：CP1 pass＋CP2 fail 只能把問題時間窗縮到兩站之間，不能直接歸責光學。先核對 die ID、測溫、bias、曝光與 tester 校正；再比較暗電性、波長／角度依賴及必要的 FA。
方法學參考：EMVA 1288 標準（QE/噪聲/線性度的統一量測規範）、DCS 暗電流頻譜學論文（60 °C、白點 >35 e⁻/s 定義）、京元電 CIS/CCD 測試方案
近五年關鍵 Paper（2021–2026）——按主線排序，不是按年份
主線：隔離技術如何從「平面之爭」走向「立體堆疊」。每篇都標了「為什麼值得讀」，照順序讀就是一部技術史。
| # | 年份 · 場合 | 公司 | 題目 / 主題 | 關鍵數字 | 為什麼值得讀 |
|---|---|---|---|---|---|
| 1 | 2021 IEDM | Sony | 3D Sequential Process Integration for CMOS Image Sensor（2-Layer Transistor Pixel） | 飽和訊號 ≈ 2× | 十年來最大架構轉折的原始論文；注意製程順序：接合後才做第二層的 gate oxide 與活化 |
| 2 | 2022 VLSI | Samsung | J. Yun et al.：0.6 µm 像素 · Dual VTG 達成 FWC 10,000 e⁻ | 0.6 µm、10,000 e⁻ | D-VTG 的器件物理完整版（gap 優化、傳輸電場模擬）；HP2 量產技術的前身 |
| 3 | 2023 | TechInsights | Sony 雙層像素量產品分析（Xperia 1 V） | 1.12 µm、deep contact 0.46 µm、DBI 1.12 µm | 驗證 paper→量產的落差與時程；Sony 改用 FDTI 的實證 |
| 4 | 2024/2025 IEEE | — | Major Consumer Image Sensor Innovations Presented at IEDM（回顧綜述） | — | 用一篇综述補齊 2013–2024 的脈絡，適合當文獻地圖 |
| 5 | 2025 IEDM | TSMC | 0.43 µm Quad-PD · 3-Wafer Stacking ＋ Dual-BDTI | FWC 6,000 e⁻、DC 1.3 e⁻/s、RN 1.5 e⁻rms | 世界最小像素紀錄；「兩層矽各自背面挖溝」是 BDTI 哲學在堆疊時代的重生——對 foundry 從業者最切身 |
| 6 | 2025 IEDM | Samsung | 0.7 µm Dual-PD 雙層像素 ＋ Metaphotonic Color Router | 0.7 µm dual-PD（最小紀錄） | Cu-Cu 接合取消像素級 deep contact；超穎光學開始取代部分 CF 功能的訊號 |
| 7 | 2025 IEDM | — | SOI FinFET 像素電晶體（2-layer、0.8 µm dual-PD） | body-less SOI FinFET | 像素電晶體 FinFET 化：寄生電容 ↓ → CG ↑；下層電晶體層的演化方向 |
| 8 | 2025 IEDM | — | 129 dB 車用三重讀出 CIS（FDTI ＋ conformal doping ＋ 3D-MIM） | 2.1 µm、129 dB 單次曝光 | FDTI 在車用 HDR 的應用面；conformal doping 即 PLAD 思路的延伸 |
入口連結：Sony 2-Layer 官方發表 · Samsung D-VTG 技術部落格 · ISW：Xperia 1 V 分析 · ISW：IEDM 2025 Session 全列表 · IEDM 影像感測器創新綜述（IEEE Xplore） · Samsung HP5（0.5 µm）技術解說
關鍵專利庫——讀 claims 比讀 paper 更接近「真正的製程」
Paper 給你結果，專利給你「怎麼做＋邊界條件」。以下每件都點 Google Patents 可看全文與圖式。
| 專利號 | 權利人 | 申請年 | 保護什麼 | 學習價值 |
|---|---|---|---|---|
| US9935142 | Samsung | 2016 | 深溝內做 Transfer Gate（FDTI＋VTG 的結構基石） | FDTI 路線的起點；看圖式理解 VTG 與溝的相對位置 |
| US9305947 | Samsung | 2015 | 背面深溝＋負固定電荷層（Hf/Zr/Al/Ta/Ti/Y 系金屬氧化物）→ 電洞累積壓暗電流 | 證明 Samsung 也深耕 BDTI；負電荷膜的材料清單與犧牲層製造法 |
| US12302655 | Samsung | 2022 | D-VTG：兩根垂直延伸部＋特定分隔區幾何（頂面低於隔離層、向深處變寬的三角剖面） | 最新量產細節等級的 claims——分隔區幾何就是「20 nm gap」的法律語言版 |
| US10872919 | Sony | — | 像素分離溝內的疊層膜（絕緣膜＋固定電荷膜） | Sony 版的溝內鈍化結構寫法，對照 Samsung US9305947 讀很有趣 |
| US10304886 | TSMC | 2017 | BDTI 用於 PPD 像素：摻雜 liner＋介電填充，溝身兼「井」與「隔離」雙役 | Foundry 視角的 BDTI——少打幾道正面 implant 的整合邏輯（家族延續：US11869761、US11955496、US12211877） |
| US9923009 | OmniVision | 2016 | Hybrid DTI：同一條溝內「淺段金屬＋深段介電」混合填充 | 第三條材料路線；光學遮斷與電性隔離分段處理的思路 |
| US9806117 | OmniVision | 2016 | Biased DTI：W 填充＋TSV 接負偏壓 → 側壁電洞累積 | 「可偏壓 DTI」的專利原型；理解 Samsung poly 偏壓價值的最佳對照組 |
🔎 自己挖專利的檢索式：Google Patents 進階搜尋用 assignee:(Sony Semiconductor Solutions) "deep trench" 或 assignee:(Samsung Electronics) "vertical transfer gate"，按申請日排序看最近 24 個月 = 看到他們「正在煩惱什麼」。分類號：影像感測器舊類在 H01L 27/146*，2025 年起 CPC 重分類到 H10F39 系列——兩個都要搜，不然會漏新案。專利公開比量產早 2–4 年，是最便宜的「未來情報」。
四週學習路徑——把這頁變成你的 syllabus
W1
結構與物理基礎
本頁 Tab 1＋2 ＋ 系列卡 15/17
W2
製程整合＋專利精讀
本頁 Tab 2 ＋ 專利庫挑 3 件
精讀 US9935142（FDTI 起點）、US9305947（負電荷膜）、US9806117（偏壓 DTI）的 claims 與圖式。練習：把每件專利的 claim 1 翻譯成一句製程白話。這個練習做完，你看任何 DTI 截面圖都能反推它的製程順序。
W3
逆向工程數據對照＋CP 串聯
本頁 Tab 3＋5
把 TechInsights 數字（150 vs 110 nm、Si 厚度演進、交點深度）跟 CP 失效對照表連起來。練習：挑一個你工作上遇過的 DTI 相關異常，用 Tab 5 那張表走一次歸因流程，寫成半頁筆記。
W4
前沿論文精讀
Paper 庫 #1、#5、#6
Sony IEDM 2021（架構轉折）→ TSMC IEDM 2025（dual-BDTI，對 foundry 最切身）→ Samsung IEDM 2025（MPCR）。讀的時候帶著問題：「這個設計的 CP 測試要加什麼新測項？」——能回答這題，表示五個 tab 真的連起來了。