蝕刻損傷 → 缺陷漏電 → 表面鈍化 → 後續熱製程的影響｜按 ▶ 播放，看這條因果鏈跑一遍
▶ 按播放，看溝壁怎麼一步步變壞又被救回
這是兩個相鄰像素中間的一道 DTI 深溝，用來擋光、擋電串擾。主角是中間那兩道溝壁——接下來會發生四件事。
把溝壁那一格放大到「看得見原子」，看電漿離子怎麼把整齊的矽晶格打成非晶 + 懸鍵，在某些損傷／應力與熱條件下可能形成差排（⊥）。按 ▶ 或點 1～5。
▶ 按播放，原子尺度看「打傷」
把上面 step 1 的「溝壁」再放大到原子等級——高損傷分支示意晶格逐漸失序；低損傷也可能只有點缺陷。
下面是真實 HRTEM：整齊原子柱的區域＝晶體矽，上方糊掉、看不出規則的就是非晶損傷層，中間那條界線＝損傷邊界——僅作晶體／非晶形貌類比，不能視為本 DTI 製程的直接證據。
（這兩張是「研磨」造成的非晶層，但「非晶層坐在晶體矽上」的長相與電漿蝕刻損傷同類，重點看那條界線。）
真圖授權：Zhang et al., Sci. Rep. 6, 35269 (2016)，CC BY 4.0 · 其他外部真圖： 差排 Frank loop HRTEM · 電漿損傷機制圖
這句話跨了兩個世界：真實空間的一根斷手，和能量空間的一個能階。下面左右並排，看它們其實是同一件事。按 ▶ 或點 1/2/3。
▶ 按播放，把兩個世界接起來
左邊是你已經有畫面的「斷掉的鍵」，右邊是缺的那張「能帶圖」。播放看懸鍵怎麼變成禁區裡的踏階、害電子偷爬上樓。
同樣這四步，差別只在「第 4 步的高溫量」——而高溫量由「溝壁在製程多早做」決定。
製程前段形成的溝槽，通常還要承受後續活化、退火等步驟。因此需一起設計溝壁缺陷、鈍化與後續熱製程。熱處理可能修復缺陷，也可能改變固定電荷、氫或摻雜分布；結果取決於材料與條件。
背面減薄後製作，可在較晚階段導入低溫鈍化，減少它必須承受的後續熱歷程。但暗電流仍取決於蝕刻損傷、介面品質、電位與幾何；B-DTI 並不自動保證較低暗電流。
參考： Dingemans & Kessels 2012 — Al₂O₃ 化學／場效鈍化與熱穩定性（表面機制參考，非 DTI 性能保證） · TechInsights — BSI Si Thickness & DTI · MDPI Sensors 2023 — Full-Depth DTI · IEEE — BDTI 1.12μm BSI
能階圖是概念模型；懸鍵能階有分布，不等於全部位於能隙正中央。參考：TU Wien · Silicon Dangling Bonds。