CIS Atlas 18 · Sony vs Samsung FDTI

產品與論文要按版本對照

Samsung HP5 官方資料列出 0.5µm、200MP、front DTI 與 D-VTG；0.56µm HP3 是歷史產品案例，不能再標作目前極限。官方 FDTI 在此指 Front Deep Trench Isolation，深度是否貫穿應另外查截面。

Sony 已公開 2-Layer Transistor Pixel 技術並用於 Xperia 1 V；2022 論文的特定 FTI 結構，不能直接當作所有量產品的完整製程揭露。

Samsung HP5 官方說明 · Sony 2023 Xperia 1 V 新聞稿

查證日期：2026-09-28。專利表示提出的實施方案；不代表已量產或整個品牌固定採用。

↑ 回 DTI 總覽 hub · 五頭馬車

隔離技術演進時間軸（FSI → FDTI → High-S）

📌 本頁時間軸聚焦「Sony vs Samsung 競品對決」視角；完整 DTI 家族年表（含 ST／OmniVision／TSMC）以 21 總覽 hub 為準。

~2000

FSI 時代

STI（Shallow Trench Isolation）一統天下

前側照明（FSI）架構，STI 作為像素間唯一隔離手段。無深溝槽概念。光線從正面打入，受 metal 層遮蔽，量子效率有限。Sony 和 Samsung 皆處於同一起點。

Sony FSISamsung FSISTI Only

2010–12

BSI 革命

Sony 推出 Exmor R — BSI 量產

Sony 率先將 BSI（Back-Side Illumination）商用化，去除 metal 層遮蔽，QE 大幅提升。像素縮小趨勢加速，但 pixel-to-pixel crosstalk 隨 pitch 縮小惡化，STI 開始不夠用。

Sony Exmor RSamsung BSI 跟進

Source: Sony Exmor R 產品發表（2010）

2013–15

路線分叉

Samsung 推 ISOCELL（Metal Grid 隔離），Sony 深化 BSI

Samsung 以 metal grid 插入 pixel 邊界（ISOCELL 第一代），物理隔離 crosstalk。Sony 則維持 BSI 架構並開始在 BSI 背面開發 BDTI（Backside Deep Trench Isolation）。兩家策略開始分化。

Samsung ISOCELL Gen1 Metal GridSony BSI + BDTI 雛形

2016–18

DTI 深化期

Sony BDTI 成熟；Samsung 轉向 BDTI 再轉 FDTI

Sony 的 BDTI 在 BSI 背面從下往上刻，深度接近整個 Si 層，配合 oxide liner（AlO/TaO/SiO 多層）取代 metal grid。Samsung 在 BDTI 的基礎上開始研究 FDTI，以解決 aspect ratio 和 crosstalk 的雙重壓力。

Sony BDTI 量產（Exmor RS）Samsung FDTI 研究期

Source: TechInsights 逆向工程分析（IISW 2023）

2013–14

FDTI 初代登場

Samsung ISSCC 2014：FDTI + VTG 首次公開（1.12 µm pixel）ISSCC 2014

Samsung 在 ISSCC 2014 發表 BSI 1.12 µm pixel，採用前側深溝槽隔離（FDTI）+ Vertical Transfer Gate（VTG）——這是業界首篇 FDTI+VTG 論文。FDTI 從正面全深度刻入，同時引入 VTG 補回被溝槽壓縮的 PD 縱向 FWC。Sony 此時已在 BSI 架構深化，但主力路線維持水平 BDTI，未跟進 FDTI。

Samsung FDTI+VTG 首發Sony BDTI 持續

Source: Ahn et al., "A 1/4-inch 8Mpixel CIS with 3D BSI 1.12µm pixel with front-side deep-trench isolation and vertical transfer gate," ISSCC 2014, pp. 124–125.

2019–22

FDTI 規模化 + D-VTG

Samsung sub-1µm FDTI + D-VTG；ISSCC 2022 FWC 10,000 e⁻VLSI 2022ISSCC 2022

ISSCC 2022（T. Jung et al.）發表 0.5 µm pitch Full-Depth DTI + Dual Pixel，AF contrast 3.5。同年 VLSI 2022（J. Yun et al.）引入 D-VTG（Dual Vertical Transfer Gate）：在 0.6 µm pixel 達到 FWC 10,000 e⁻，D-VTG 較 S-VTG 提升 FWC 約 66%，image lag 從 13 LSB 降至 0（@1.5V）。首個 D-VTG 量產品為 ISOCELL HP2（200MP，0.6 µm）。Sony 在此期間發表 3D 2-Layer Pixel 原型（VLSI 2022，Zaitsu et al.），以氧化物 FTI 填充取代 BDTI，這是當時的研究版本；Sony 已於 2023 年 Xperia 1 V 的 Exmor T 採用 2-Layer Transistor Pixel，不能再將整類技術稱為僅研究。

Samsung D-VTG（HP2）0.5µm pitch FDTI（ISSCC 2022）Sony 2022 論文案例

Source: T. Jung et al., ISSCC 2022；J. Yun et al., VLSI Technology and Circuits 2022；K. Zaitsu et al., VLSI 2022.

2024+

次世代

Samsung Nanoprism；Sony DBI 像素級混合接合

Samsung 推出 Nanoprism（奈米稜鏡結構取代傳統 microlens，+25% 集光效率），與 High-S 搭配。Sony 則繼續在 DBI（像素級混合接合，~10 µm pitch，SWIR/Event sensor）方向深化，主流行動像素維持 BDTI。

Samsung NanoprismSony DBI / 3D Sequential

💡 關鍵分化點

TechInsights（IISW 2023）明確指出：「Samsung typically uses Front Trench Isolation for mobile pixels, while Sony and OmniVision (TSMC) use Back Deep Trench Isolation.」 Sony 的 BDTI 是主流選擇，FDTI 並非 Sony 主力路線。IISW 2023

策略路線總覽

維度	Sony	Samsung
DTI 主策略	BDTI（背側深溝槽）	FDTI（前側深溝槽）
溝槽填充材料	Oxide liner（AlO + TaO + SiO），無 poly fill	Poly fill（標準 FDTI）→ Oxide fill（High-S）
實測深度（TechInsights 量測）	2.8 µm（1.22 µm pitch，iPhone 14 感測器，AR≈12，liner: AlO/TaO/SiO）	3.8 µm（0.64 µm pitch，Samsung JN1，AR≈12，fill: N+poly+liner）
代表感測器	Exmor RS（IMX 系列）/ IMX662 STARVIS-2	ISOCELL HP1、HP3、GN2、GN5
Transfer Gate 結構	水平 TG（無強制 VTG 需求）	FDTI 壓縮 PD → S-VTG → D-VTG（必要演進）
Shared pixel 相容性	相容（BDTI 不影響 Qcell 中心進光）	傳統 FDTI 不相容 Qcell → 需 DCC 解法
關鍵論文	IISW 2023：2-Layer FTI，0.6 µm（Sugimoto et al.）；無主流 FDTI paper	ISSCC 2014（FDTI+VTG 首發）→ ISSCC 2022（0.5µm Full-Depth DTI）→ VLSI 2022（D-VTG, FWC 10,000 e⁻）→ ISSCC 2024（Qcell+FDTI, 0.5µm）

⬝ 標記 = 成品推測，非公開 paper 數據

截面結構對比：Sony BDTI vs Samsung FDTI

圖：截面示意（非比例）。Sony 以 oxide liner 填充；Samsung 以 poly fill（標準 FDTI）或 oxide（High-S）填充。

Sony BDTI — 核心特徵

從 BSI 背面（光入射面）向下刻，方向與 FDTI 相反
深度 ~2.8 µm（1.22 µm pitch）；aspect ratio ≈ 12
Liner：AlO + TaO + SiO 多層 high-k 氧化物，無 polysilicon fill
Oxide liner 暗電流低；但側壁 interface 態需要 p+ 鈍化
Transfer gate 維持水平結構，不強制改 VTG
與 shared pixel（Qcell）天然相容（溝槽從背面來，Qcell 中心無遮蔽）

Samsung FDTI — 核心特徵

從 正面（logic 側）向下刻，穿越整個 Si 層
全深度隔離（完整 physical barrier），crosstalk 抑制更強
Fill：polysilicon（標準 FDTI），以減少 sidewall dark current
FDTI 佔橫向面積 → PD 縮小 → 強制導入 VTG 讓 PD 往縱向深化
FWC 比同 pitch 傳統結構高（ISSCC 2022 達 10,000 e⁻）
Poly fill 在 Qcell 中心遮光 → 需 DCC 修正（詳見 Tab 3）

填充材料選擇的邏輯

填充材料	代表廠商	優點	缺點	解法
Oxide liner only AlO/TaO/SiO	Sony BDTI	暗電流低；不阻光	BDTI 從背面刻，製程整合較複雜	多層 high-k liner 鈍化 sidewall
Polysilicon fill	Samsung FDTI（標準）	機械強度高；減少 sidewall 懸空態	Poly 吸光 → Qcell 中心 QE ↓；暗電流偏高	DCC（DTI Center Cut）避開 Qcell 光路
Oxide fill	Samsung High-S	比 poly 暗電流低；不阻光	機械強度較弱；填充 void 風險	製程優化（High Density CVD 填充）

4T Pixel + FDTI：為什麼 FDTI 強制引入 VTG？

📐 問題核心

傳統 4T pixel（PD + TX + SF + RST）的 transfer gate 是水平的（Planar TG），PD 在同一 Si 平面橫向展開。FDTI 從正面刻入溝槽後，佔去 PD 兩側的橫向空間，PD 的有效面積縮小，導致 FWC 下降。解法是把 PD 「往縱向」延伸，但這需要 gate 也跟著垂直化 → Vertical Transfer Gate (VTG)。

圖：左 = 傳統水平 TG；中 = FDTI + S-VTG；右 = FDTI + D-VTG（Samsung 演進方向）

FDTI 造成 PD 橫向縮水

Samsung FDTI 從正面全深度刻入 → 溝槽本體佔橫向寬度

FDTI 的溝槽寬度（含 liner + poly fill）直接從 PD 兩側咬進去，使有效 PD 面積縮小。同 pixel pitch 下，FDTI 使 PD 橫向寬度比 STI/BDTI 方案減少約 15–25%（推估，視 trench width 而定）。PD 縮小直接影響 Full Well Capacity（FWC↓）和量子效率（QE↓）。

S-VTG：PD 往縱向延伸以補回 FWC

Single Vertical Transfer Gate

解法是把 PD 往縱向（z 方向，deeper into Si）延伸，擴大縱向 FWC。此時水平 TG 無法有效抽取深層電子，必須改成 VTG（Vertical Transfer Gate）——gate 從正面插入 PD，垂直控制整個深度的電子遷移。Samsung 的 S-VTG 結構是此路線的第一代。

D-VTG：雙閘提升傳輸效率

Dual Vertical Transfer Gate，VLSI 2022 + ISOCELL HP2 量產

S-VTG 僅單側閘極，PD 遠側（region 2）電位弱，電子難以被完全抽走，Lag 偏高。D-VTG 在 PD 兩側各裝一個 VTG，形成對稱電場：FWC 提升約 66%，image lag 從 ~13 LSB 降至 0（@1.5V）。首個量產品為 ISOCELL HP2（200MP，0.6 µm pixel）。兩個 gate 的最佳間距在模擬中約為 20–130 nm（越窄 region 2 電位越高，但有工藝下限）。

Source: J. Yun et al., "A 0.6 µm Small Pixel for High Resolution CIS with FWC of 10,000e- by D-VTG Technology," VLSI Technology and Circuits, 2022.

Qcell（2×2 shared pixel）× FDTI 的相容問題

⚠️ 問題：Poly fill 在 Qcell 中心擋光

Qcell 是 Samsung 的 2×2 shared pixel 架構（單個 microlens 對應 4 個 pixel）。入射光聚焦在 4 個 pixel 的交匯中心——正好是 FDTI 溝槽所在的位置。FDTI 的 poly fill（polysilicon）吸收光子，導致 QE 嚴重下降。Samsung 在 IISW 2025（Go et al.）進一步分析了 FDTI 佈局的 Type A/B 變體對 barrier 的影響，最終解法是 ISSCC 2024 的 0.5 µm Quad PD separated by FDTI 論文（D. Kim et al.）。

Samsung paper（IISW 2023）：「A conventional FDTI structure offers great performances such as higher FWC and low optical crosstalk, it is not suitable for Qcell technology... a Qcell with FDTI structure has a single microlens over 4 pixels and an incident light focuses on the intersection of FDTI filled with polysilicon, which is chosen to reduce dark current from the wall of FDTI. Therefore it is difficult to avoid the quantum efficiency (QE) loss from photon absorption by polysilicon.」
正式解法論文：D. Kim et al., "A 1/1.56-inch 50Mpixel CIS with 0.5µm pitch Quad Photodiode Separated by Front Deep Trench Isolation," ISSCC 2024. ISSCC 2024

圖：DCC（DTI Center Cut）在 4 pixel 交匯處打斷 FDTI，讓光直接進入 PD，避開 poly fill 的吸光問題。

💡 為什麼 Sony BDTI 沒有這個問題？

Sony 的 BDTI 從背面（光入射面）刻入，溝槽在 pixel 邊界從「下方」包圍 PD，Qcell 中心的入射光路徑不會穿越 BDTI 溝槽，自然不會被吸收。這是 Sony 堅持 BDTI 的結構優勢之一。

DTI 周邊的 Implant 工程

DTI sidewall 是「人工界面」，充滿 dangling bonds 和界面態——這些是暗電流（dark current）和白像素（white pixel）的主要來源。以下是圍繞 DTI 的關鍵 implant 策略。

p⁺ Pinning Layer（PPL）

PD 頂面鈍化，避免表面暗電流

在 PD 的頂面（BSI 光入射面）做一層 p⁺ 植入，形成 PPL（Pinned Photodiode 結構的「pin」）。這層 p⁺ 把 n-type PD 的電子遠離表面界面，大幅降低表面產生的暗電流。FDTI 和 BDTI 都需要 PPL，但深度和注入量不同。Sony 的 oxide liner + p⁺ 是 BDTI 鈍化的雙重保險。

DTI Sidewall Passivation（側壁鈍化）

三種主流機制

DTI 側壁蝕刻後暴露大量 Si dangling bonds，有三種業界方法：

① BSG liner 硼擴散（Samsung/OmniVision 主流）：先 CVD 沉積 B-doped oxide（BSG，硼濃度 5–20%）3–30 nm 共形覆蓋，再 800–1000 °C 退火驅動 boron 擴散進 Si 形成 p⁺ 側壁層；BSG 本身的負固定電荷還形成額外的電洞積累層（field-effect passivation）。
② 帶電介質鈍化（場效應）：Al₂O₃/SiO₂ 多層（負固定電荷 Neff < 0）感應電洞積累，降低表面產生速率 Sg，Sony 的 AlO/TaO/SiO liner 本質上屬於此類。
③ 電容式 DTI（CDTI）：在 poly fill 外加 SiO₂ 介質層，施加外部偏壓主動控制界面載子密度。

Source: OmniVision Patent US20210193704A1（BSG liner + boron drive-in）；Tlemsani et al. ICMTS 2024（AlO/SiO field-effect）；Fossum et al. Annual Review of Vision Science 2024

Anti-Blooming 結構（防溢 drain）

DTI 存在時的 overflow 設計

當光太強（高照度場景），PD 電子填滿後會「溢出」到鄰近 pixel，造成 blooming 偽像。傳統解法是 vertical overflow drain（VOD）連接 VDD，多餘電子被 drain 掉。FDTI 的全高度溝槽物理上阻擋了橫向溢出，本身有一定 anti-blooming 效果，但仍需要設計 drain 路徑，通常藉由 p-well / n-buried-layer 的結構配合來實現。

DTI Depth vs Implant Depth 的匹配

製程約束：溝槽太深 → sidewall 植入困難

DTI 越深，aspect ratio 越高，側壁植入（傾斜離子佈植）越難達到溝槽底部。Sony 的 BDTI 採 oxide liner（CVD 沉積，等形覆蓋），不需要離子佈植填充側壁；Samsung 的 poly fill 則藉由 in-situ doped poly 同時提供填充和鈍化，但 High-S 的 oxide fill 需要額外的低劑量 p-type sidewall implant 補充鈍化。

推測 based on 標準 DTI 製程知識 + Samsung High-S 公開描述

Samsung High-S：oxide DTI 的演進意義

標準 FDTI（Poly Fill）

優點：機械強度高，poly in-situ doping 同時鈍化 sidewall
缺點：Poly 帶能隙態 → 暗電流略高；Poly 在 Qcell 中心遮光（→ 需 DCC）
Fill 方式：LPCVD doped polysilicon

High-S（Oxide Fill）

優點：Oxide 無帶能隙態 → 暗電流更低（high sensitivity，名字由來）；不阻光
代價：填充 oxide 易有 void；側壁鈍化需另外植入
Fill 方式：High-Density Plasma CVD（HDP-CVD）或 ALD + Anneal

📌 High-S 的戰略意義

High-S 解決了 FDTI 兩個長期痛點——暗電流（poly 帶能隙態）和 Qcell 相容性（oxide 不阻光，中心不需要 DCC）。這讓 Samsung 的 FDTI 路線能夠完整覆蓋「旗艦單像素」和「超高解析度 Qcell」兩條產品線。

Implant 項目	Sony BDTI	Samsung FDTI（Poly）	Samsung High-S（Oxide）
p⁺ Pinning	有（PPL，標準）	有	有
DTI 側壁鈍化	Oxide liner（AlO/TaO/SiO）CVD	In-situ doped poly（兼填充+鈍化）	Oxide fill + 額外 p-type sidewall implant
Anti-Blooming	DTI 物理阻擋 + VOD 結構	FDTI 物理阻擋（全高度），效果佳	同左
暗電流水準	低（oxide liner 界面態少）	中（poly 帶能隙態）	低（oxide fill，High-S 目標）
Qcell 中心進光	不受影響（BDTI 不在光路上）	受阻（需 DCC）	不阻光（oxide 透光）

Sony 的例外：Front Trench 用在哪裡？

📝 澄清：Sony 並非完全沒有前側溝槽

Sony 的主流行動感測器是 BDTI，但在兩個特殊場景出現了「前側」溝槽：

IMX662 STARVIS-2（安防感測器，2.9 µm pixel）

TechInsights 逆向工程發現 IMX662 採用「Front trench isolation」+ Inverted Pyramid Array（倒錐形 microlens）+ Dual Vertical Gate 架構。這是大像素安防感測器，前側溝槽不會壓縮 PD 面積問題（大 pitch 空間充裕）。

2-Layer Pixel 原型（IISW 2023，0.6 µm pitch）

Sony 3D 堆疊架構：PD 層 + Logic 層獨立製程再接合（DBI）。PD 層的 FTI（Full Trench Isolation）從 PD 層的正面（即 3D 結構的上半部）形成，實現 pixel 間完全隔離，RN = 0.99 e⁻，FWC = 8,000 e⁻。這是結構性的「正面溝槽」但架構完全不同於 Samsung FDTI。

⬝ IMX662 資料來源：TechInsights（John Scott-Thomas, IISW 2023）；2-Layer Pixel 資料來源：Sony IISW 2023（Sugimoto et al.）

Samsung FDTI 製程流程——從矽晶圓到完整像素

FDTI 是前側製程（Front-End of Line, FEOL）中最早的步驟之一——在 PD、TG、金屬層都還沒做之前，溝槽就已先刻好。以下按實際製造順序拆解每個關鍵步驟。 ISSCC 2014 OmniVision Patent

📌 FDTI 為什麼先做？

溝槽蝕刻需要高溫退火（800–1000°C 驅入 boron），這個溫度會破壞後續已植入的 PD 摻雜輪廓。所以 FDTI 流程的順序是：先刻溝槽 → 再做 PD 植入，而非相反。Sony 的 BDTI 因為從 BSI 背面做，順序不同。

初始晶圓準備：p-type Si + p-well 植入

起始材料為 p-type Czochralski (CZ) Si 晶圓，電阻率約 10–100 Ω·cm。為了隔離 pixel 電路與基底，先做 p-well 植入（硼，能量 200–500 keV，劑量 ~10¹² cm⁻²），定義像素電路區域。如果使用 retrograde p-well 設計，還需要多一道高能量植入在較深處。

p-type Si 基板 p-well 植入（B）電阻率 10–100 Ω·cm

FDTI 光罩定義 + DRIE 深溝蝕刻

用 193 nm 浸沒式光刻機（ArF immersion）定義溝槽 pattern，trench CD 約 100–150 nm，遠小於像素 pitch（0.5–1.0 µm）。接著用 DRIE（Deep Reactive Ion Etching，Bosch process） 交替使用 SF₆（等向蝕刻）和 C₄F₈（側壁保護聚合物沉積），實現高深寬比的垂直深溝。目標深度約 3–4 µm（Samsung JN1 實測 3.8 µm @ 0.64 µm pitch），aspect ratio ≈ 12–25。

DRIE Bosch Process CD: 100–150 nm 深度: 3–4 µm AR ≈ 12–25

TechInsights (IISW 2023)：Samsung JN1 → F-DTI 0.64µm pitch, 3.8µm depth, liner=N+poly

BSG Liner 沉積 + 硼擴散退火（側壁 p+ 鈍化）

先做短暫 Dilute HF 清洗去除蝕刻殘留的 native oxide。再用 ALD 或 CVD 沉積 BSG（Borosilicate Glass，B-doped SiO₂），厚度 3–30 nm，共形覆蓋（conformal）溝槽頂部、側壁、底部。BSG 的硼濃度約 5–20 at%。接著進行關鍵退火：800–1000°C，1–60 min，硼原子從 BSG 擴散進入側壁 Si，形成 p+ 硼摻雜 Si 層（~5–20 nm 深）。這層 p+ 產生兩種鈍化效應：①空穴積累（hole accumulation）把 Si 表面推離耗盡狀態，抑制 SRH 暗電流；②BSG 本身的負固定電荷（negative fixed charge）進一步增強場效應鈍化。

BSG ALD/CVD 3–30nm 800–1000°C 退火 p+ 側壁（5–20nm）負固定電荷 Qf

OmniVision Patent US20210193704A1（BSG liner + boron drive-in anneal）；Tlemsani et al. ICMTS 2024

溝槽填充（Poly fill 或 Oxide fill）+ CMP 平坦化

標準 FDTI（Poly fill）：用 LPCVD 沉積 in-situ doped polysilicon（摻 B 或 P），填滿溝槽剩餘空間。Poly 的導電性讓閘極電位可以偏壓控制 CDTI（容性 DTI）變體。CMP 研磨去除平面以上多餘的 poly，形成平坦表面。

High-S（Oxide fill）：用 HDP-CVD（High Density Plasma CVD）沉積 SiO₂，填充溝槽。Oxide 填充需要優化沉積條件避免 void 或 seam 在溝槽中心形成。填充完後同樣 CMP 平坦化。Oxide fill 的暗電流比 poly fill 低，因為 SiO₂ 不帶導電帶能隙中的能態。

標準：LPCVD Poly fill High-S：HDP-CVD Oxide fill CMP 平坦化

光電二極體植入 + Vertical Transfer Gate（VTG）形成

溝槽填充後，進行 PD n-type 植入（磷或砷，多次能量疊加形成 box profile）在溝槽之間的 Si 區域形成光電二極體。同時植入 p+ pinning layer（正面表層，低能量 B 植入）。

接著製作 VTG（Vertical Transfer Gate）：在 PD 區域用 photo + etch 定義 VTG 孔洞（直徑 ~100–200 nm），熱氧化或 ALD 生長 gate oxide，再填入 polysilicon 或 metal gate 材料作為 VTG 電極。VTG 從正面往下插入 PD，深度與 PD 縱深相當（2–3 µm）。D-VTG 在同一 pixel 內有兩個對稱的 VTG 電極，分別從 PD 兩側插入。最後做 FD（Floating Diffusion）n+ 植入在 VTG 旁側。

n-PD 植入（P/As, box profile） p+ pinning（正面表層） VTG oxide + poly gate D-VTG：兩個對稱電極

J. Yun et al., VLSI Technology and Circuits 2022（D-VTG FWC 10,000 e⁻）；Ahn et al. ISSCC 2014

BEOL 金屬層 + 晶圓接合（Wafer Bonding）

完成所有正面電路（RST、SF、SEL 電晶體）後，進行 BEOL（Back-End of Line）金屬化：CVD W plug → Cu damascene multi-layer interconnect（通常 3–5 層），最頂層為接合用 Cu pad。

接著是 Wafer-to-Wafer Bonding：把像素晶圓（正面朝下）接合到另一片 CMOS logic 晶圓（Cu-to-Cu hybrid bonding 或 oxide bonding），形成 stacked 結構。接合完成後，研磨去除 Si 基板到所需厚度（剩餘 Si 即為 PD 的感光層），露出 FDTI 的底部——此時 FDTI 從前後兩面都通達，形成真正的 full-depth isolation。

BEOL：W plug + Cu interconnect Cu-Cu Hybrid Bonding BSI 減薄（背面研磨）

背面光學堆疊：p+ 背面 pinning + 濾光片 + 微透鏡

晶圓翻轉，現在光入射面朝上（BSI 架構）。先在背面 Si 表面植入 p+ 背面 pinning layer（低能量 B 植入或 PLAD plasma doping），鈍化背面 Si/oxide 界面。再沉積 anti-reflection coating（ARC）（通常 HfO₂ 或 Ta₂O₅）優化光耦合效率。接著依序做 色彩濾光片（Color Filter）（顏料分散型 resist）和 微透鏡（Microlens）（熱熔 reflow 法或 nano-imprint）。至此完成完整 BSI + FDTI 像素結構。

背面 p+ pinning（PLAD） ARC（HfO₂/Ta₂O₅） Color Filter + Microlens

製程截面演進：7 步完整示意

圖：Samsung FDTI 製程截面演進示意（非比例）。光從 Step 7 的頂部入射（BSI）。

製程邏輯對比：Sony BDTI vs Samsung FDTI

製程面向	Samsung FDTI	Sony BDTI
溝槽蝕刻時機	FEOL 最早期（PD 植入之前）	BSI 背面減薄之後（BEOL 後期）
蝕刻工具	DRIE Bosch（從正面）	DRIE 或 wet etch（從背面）
退火溫度限制	先做退火（800–1000°C），不影響後續器件	後做（BEOL 後），受 thermal budget 限制，通常較低溫
填充材料	BSG liner + poly（或 oxide for High-S）	Oxide liner（AlO/TaO/SiO），無 poly
VTG 整合	必要（FDTI 壓縮 PD 橫向面積）	非必要（水平 TG 仍可用）
BSI 減薄位置	Step 6（BEOL 後接合 + 減薄）	同樣 BEOL 後，BDTI 在減薄後從背面刻入
Qcell 相容性	poly fill 版需 DCC；High-S oxide 版天然相容	天然相容（BDTI 不在 pixel 中心光路上）

💡 關鍵差異的根本原因

Samsung 的 FDTI 先做，所以可以高溫退火驅入 boron、不受後段熱預算限制，但必須在 PD 之前確定所有溝槽 layout，靈活度較低。Sony 的 BDTI 後做，thermal budget 受限，只能用 oxide ALD 做側壁鈍化（不能高溫驅入 boron），因此選了負固定電荷的 high-k oxide liner（AlO/TaO/SiO）作為場效鈍化替代方案。

產品與論文要按版本對照

Sony vs Samsung FDTI — 競品技術演進

標準 FDTI（Poly Fill）

High-S（Oxide Fill）