CIS 製程 · 互動教學
DTI 填充與鈍化：從膜層到電性
先看失效分布，再找介面與膜層；用熱歷程、ALD 傳輸與量測證據決定下一輪 split。
圖與數值為教學模型，非特定晶圓廠的結構、recipe 或預測工具。
同一張暗電流分布，要同時看中間與尾端
提高全域生成或只讓少數像素變差，平均值都可能上升。移動兩個旋鈕，看影像與分布各自怎麼變。
合成資料；固定量測溫度與曝光，色階固定。Hot pixel 門檻設為 >20 e⁻/s，只是本模型的判讀規則，非產品規格。方框標出超標像素。
分布是症狀；機制要用另一份證據確認
全域與尾端都可能受影響
側壁介面態、bulk 缺陷、局部污染、電場與應力引發的損傷都可能影響暗電流；同一機制可因分布不均，改變中位數或尾端。
Dark current 是平均生成速率；dark shot noise 是其隨機波動。Hot pixel 則是指定條件和門檻下的異常像素，不是另一種互斥的物理量。
PI 先保留四樣東西
- 同溫度、曝光與讀出設定的原始 dark frame。
- 中位數、尾端分位數、超標比例與像素數。
- 異常是否固定在同座標，是否有 RTS 跳動。
- 與 wafer map、結構位置及製程 split 的對照。
模型與來源
展開資料生成方式與判讀限制
全域倍率作用於每個像素；局部旋鈕只改變固定的一小群像素。分布、統計及框選由同一組數值計算。這個模型用來分辨統計現象，沒有把某一旋鈕指定成唯一製程根因。
Nature Communications：逐像素暗訊號與相機校正同一層膜，可以同時改變介面態與電荷
先看完整溝槽，再看左側壁局部。本例假設側壁附近是 p 型 Si；示意一層可同時提供化學與場效鈍化的襯膜，外加 bulk fill。
加厚會占用空間，卻不保證 Qf 或鈍化同步增加
保持溝寬不變，只加厚兩側襯膜。觀察剩餘填充開口；介面態與電荷不會由「厚度」這一個數字自動決定。
順序決定哪個材料直接接觸 Si；連續性、反應、電荷、應力與後續熱歷程也都要驗證。結構圖是示意設計，不是通用 DTI 配方。
怎麼把模擬和實驗接起來
場效鈍化、材料與應力的限制
在本例 p 型側壁，負有效電荷可促進電洞累積，改變介面載子濃度；化學鈍化則減少有效介面態。兩者不是固定分屬 Al₂O₃ 與 HfO₂，high-k 也不保證負 Qf。
n 型、耗盡區、不同偏壓及摻雜輪廓不能直接套此載子圖。真正暗電流需用經校正的 SRH／電場模型分析。機械模擬可找應力集中，不能只憑高應力就宣判形成差排或 white pixel。
TCAD 掃 Qeff、Dit 與幾何可縮小候選；製程實際形成的電荷、陷阱與穩定性，仍要量測。光學隔離需求可另做光學模擬。
Al₂O₃：化學與場效鈍化的條件與限制研究：HfO₂／Al₂O₃ 堆疊可調成正、負或近零電荷400°C 一次與 300°C 兩次，先算同一反應的累積量
這裡把一次定義為 30 分鐘。改變活化能與低溫的總持溫時間，看看原本的勝負會不會反轉。
兩種條件共用同一個前因子與 Ea；未計升降溫、反應物耗盡、飽和與逆反應。累積量較大不代表鈍化結果較好。
反應更快，可能同時加速改善與劣化
需要量的改善
Dit 降低、電荷變化、氫相關鈍化與膜性質改變。要用各自的時間序列確認動力學，不能指定所有反應都共用 1 eV。
需要查的代價
失氫、電荷穩定性、膜結構變化與其他熱敏感模組。哪些會在本案時間／溫度發生，需依材料、氣氛與實測判斷。
若想主張低溫較有選擇性，應比較「達到相近改善量」時的劣化；只看兩個 Ea 或兩次退火，不能直接決定最終方案。
公式、前提與正確的下一個實驗
展開 Arrhenius 計算與修正重點
k(T) = A exp[−Ea/(kB T)]
本例累積比 = (30 / t300) × exp[(Ea/kB)(1/573.15 − 1/673.15)]
T 使用 K，kB = 8.617333262 × 10⁻⁵ eV/K。對變溫歷程應積分 k[T(t)]dt；平台近似才可用 k × t。
活化能是特定機制與實驗範圍的參數，不能由「加法／拆鍵」口訣或 Si–Si 鍵能直接指定。低於某溫度反應可能太慢、不同機制或反應物供應不足，不宜宣稱「做幾次都絕不發生」。
量測不同持溫時間的變化並選擇動力學模型，再於不同製程溫度抽速率。不要把退火後單一 Dit 數值直接取 ln 當成反應速率。
NIST：Arrhenius 與機制相關的活化能Al₂O₃：化學與場效鈍化的條件與限制相同上口膜厚，不代表溝底長出同一份設計
兩個 recipe 都量到上口 10 nm，但深度分布不同。切換結果，查看剖面與厚度曲線是否一致。
B 的厚度較均勻，仍不能只憑截面就說它的 Dit、Qeff、應力與壽命一定更好。這些是另外的量測。
兩條厚度分布是合成案例，未對應特定 precursor、氧化劑或機台；側壁襯膜厚度經誇張顯示。
下一步改 recipe，還是改材料／堆疊？
改 recipe 也可能影響下游蝕刻、熱預算、污染與可靠度；改膜厚／順序不一定需要改光罩。以實際整合影響決定驗證範圍。
共同交接清單
架構與 recipe 一起交接，避免只剩材料名稱
- 架構：溝寬／深、襯膜順序、目標厚度、填充與後段限制。
- Recipe：表面前處理、precursor、氧化劑、溫度、exposure／purge、cycle 與 treatment。
- 量測：上／中／下膜厚、Dit／有效電荷、成分／雜質、應力、電性及穩定性。
- 決策：已探索到哪個範圍、還有哪些因子或交互作用未分離。
把 ALD 一個 cycle 拆開，分清楚「送進去」與「排出去」
增加 exposure 讓反應物到達更深處；增加 purge 讓殘留氣體離開。兩個旋鈕改變不同的物理量。
教學模型：示意吸附飽和及殘留衰減，未求解流場或表面化學；不是實際 pulse／purge 秒數建議。單 cycle 的表面佔據率也不等同多 cycle 成膜厚度。
四類旋鈕，各自要看哪個證據
先查什麼
不能直接推論什麼
把設備條件接回模型
為什麼不把 H₂O、O₃、plasma 排成固定名次
深結構的供應取決於傳輸、sticking、消耗、重組及 exposure。熱式與電漿式的可達深度可能不同；電漿遠近、離子／VUV、radical 壽命及表面也會改變結果。氧化劑名稱不足以直接預測 conformality、密度或 Dit。
GPC 的溫度平台不是「膜質最好」的充分證據；ALD window 也未必有平坦 GPC。應確認 dose 飽和、purge 收斂與目標結構的膜性質。
模型中表面反應 θ(z)=1−exp[−E·exp(−AR·z/45)]；殘留比例 r(z)=exp[−P/(0.4+AR·z/60)]。係數只為展示相異機制，沒有實際製程校正。
Cremers 等：ALD 深結構覆蓋與傳輸模型曲線平移與損耗峰，是兩種不同的線索
在同一個示意 p 型 MOS capacitor 上，分別改變有效電荷與介面態指標。觀察 C–V 位移與電導峰，避免把所有變化都歸因於 Qf。
ΔVFB 反映有效電荷與其他條件的綜合影響；不能僅靠一條 C–V 就把 fixed、mobile、trapped charge 全部分開。普通漏電 I–V 也不能直接換成 Dit。
下一輪 split，先分清楚你正在改哪個溫度
量測手法、工具與公式
展開單位、萃取限制與資料來源
ΔQeff = −C′ox × ΔVFB（C/cm²）
ΔNeff = ΔQeff / q（cm⁻²）
本例 C′ox = 0.4 μF/cm²。正有效電荷使曲線向負 gate bias 位移，負電荷則向正方向位移；假設功函數、摻雜與其他條件不變。C–V 以 logistic 形狀、電導峰以單一時間常數的近似形狀作示意，不可當成數值萃取程式。為分開展示兩個機制，電導圖假設調整 gate bias 以匹配表面位勢，並固定 trap 能量分布與時間常數；實際固定 gate bias 時，電荷變化也可能改變電導頻譜。
- Conductance method
- 量頻率與偏壓依賴，經 series resistance、漏電及寄生校正後，以合適模型估 Dit 和時間常數。
- High–low C–V 與 Terman
- 是不同萃取方法；前者比較高低頻，後者使用高頻曲線與理想曲線的偏差。低頻反轉與 trap 響應是否跟得上，需先確認。
- Charge pumping／DCIV／gated diode
- 需要合適電晶體或測試結構及偏壓模型；不是任何 I–V 都能抽 Dit。
- 非接觸 corona／Kelvin／SPV
- 利用表面充電與表面電位等建立量測；原理和接觸式 conductance 不同。設備是否適用須依膜層與樣品型態確認。
平片 monitor 不一定代表 DTI 側壁；BTS、遲滯及頻率／時間依賴能提供額外線索，但不能保證一次測試就唯一分離所有電荷。
Tektronix：C–V 可量哪些半導體參數NIST：DOE 的交互作用與 alias 結構Groeseneken 等｜MOS charge pumping 原始研究