CIS DTI 填充膜：Dit vs VFB 全解析

🏆 結論：Fixed Charge（V_FB）是守門人，Dit 是漏洞數量

Fixed charge 決定界面「在哪個狀態（accumulation / depletion / inversion）」，Dit 決定「在該狀態下洩漏多少暗電流」。
實務上，只要負固定電荷夠強（|Q_f| ≥ 1×10¹² cm⁻²），Dit 到 10¹¹ cm⁻² eV⁻¹ 等級都可以被容忍；反之 fixed charge 歪掉，再低的 Dit 也救不了。

📐 SRH 暗電流公式

G dark \propto n i \cdot 1 2τ \cdot f ( E F - E i) E F 距中隙（E i ）越遠 \to f 指數級下降 \to 暗電流驟減 τ \propto 1 D it \cdot σ \cdot v th Dit 越高 \to τ 越短 \to 暗電流越大（但 E F 位置先決定 f 的數量級）

Fixed charge 透過改變 V_FB 控制表面電位 → 控制 E_F 位置（f 指數項）。
Dit 控制的是捕獲截面 τ（線性項）。指數項壓過線性項，所以 fixed charge 先決定數量級。

🎬 三個動畫：公式背後在說什麼

① G_dark 的 G = generation：trap 怎麼「製造」電子

SRH 不是電子直接從 E_v 跳到 E_c，而是分兩段經過 trap——這讓原本幾乎不可能的直接躍遷變成常見事件。

每一次 E_v → trap → E_c 的循環 = 製造一對 e⁻／hole = 暗電流＋1

② Dit 如何縮短 τ（載子生命期）

trap 越密 → 電子越快被捕獲 → τ 越短 → G_dark 越大。下面兩格，同一顆電子（藍點）在不同 trap 密度下的命運。

Dit 低（trap 稀）→ τ 長 ✅

Dit 高（trap 密）→ τ 短 ❌

🔬 Dangling Bond 為何在 Bandgap 製造 Trap？

點擊步驟，看軌域「分裂」如何清空 Bandgap，以及沒有配對的軌域為什麼留在中間

原子結構

能量分佈

孤立 Si 原子的 sp³ 軌域沒有任何鍵結——所以 4 個軌域的能量都停在原始位置 E_mid，全部落在 Bandgap 裡。（完全沒有鍵結的世界裡，根本沒有 Bandgap 這個概念。）

🎭 三種界面狀態 × Dit 影響力

參數

Accumulation
(負固定電荷)

Depletion
(近零固定電荷)

Inversion or 強正電荷

固定電荷極性

負（Q_f < 0）

近零 / 微正

強正（>+6×10¹²）

E_F 位置

遠離 E_i（靠近 EV）

接近 E_i（最危險）

靠近 EC；可能打穿 p+ 釘住層

Dit 影響力

幾乎不痛 ✅

Dit 主宰暗電流 ⚠️

災難性，Dit 再低也沒用 ❌

典型材料

Al₂O₃、PEALD HfO₂

熱 SiO₂ alone

La₂O₃、TiO₂、過度 PMD 正電荷

⚡ 三種界面狀態的能帶圖（點擊展開）

🟢

Accumulation

負固定電荷（Al₂O₃）

▼ 看能帶圖

🟡

Depletion

近零固定電荷（熱 SiO₂）

▼ 看能帶圖

🔴

Inversion

正固定電荷（TiO₂、過度 PMD）

▼ 看能帶圖

📊 關鍵量化資料（Paper 來源）

📎

正固定電荷的「破壞力」（PMC6960528，Sensors 2020）

PMD 氮化矽電漿製程誘發 +6×10¹² cm⁻² 正電荷，直接 deplete 光二極體的 p+ pinning 層 → wafer 中心暗電流劇烈升高、邊緣最低可達 −2×10¹² cm⁻²（負電荷），形成強烈中心到邊緣的非均勻性。
正電荷 → 空乏 → SRH 最大化等量負電荷 → 積累 → SRH 最小化

📎

被動 Al₂O₃ DTI 優於主動偏壓 DTI（ICMTS 2024）

2024 IEEE ICMTS 用 C-V 量測定量分離化學鈍化（Dit）和場效鈍化（fixed charge）的貢獻。
結果：Al₂O₃/SiO₂ 被動型 DTI 的鈍化效率優於主動偏壓型 DTI。
Al₂O₃ 的負固定電荷讓積累層載流子濃度遠超偏壓能達到的水準。

📎

CDTI 主動偏壓的量化（PMC10708703，2023）

CDTI 施加 −1V 偏壓（inversion mode），在 Si/SiO₂ 界面感應 hole layer → 鈍化 trench 側壁。
達到 0.11 nA/cm² 的暗電流（room temp），符合業界水準。
但當嘗試電子倍增時，高電場區域靠近 trench 界面 → 暗電流被放大，暴露界面面積大的弱點。

🔗完整因果鏈：Q_f → ΔV_FB → ψ_s → E_F 位移 → 暗電流

固定電荷 Q_f 如何一步一步影響到最終暗電流？選一個 Q_f 極性，看完整鏈條。

① Q_f → ΔV_FB

氧化層中的負固定電荷在 Si 側感應正電荷層，等效於把能帶結構整體往「高 V」方向推。
ΔV_FB = −Q_f / C_ox（Q_f<0 → ΔV_FB>0）

② ΔV_FB → ψ_s

平帶電壓正移 → 在零外加偏壓下，Si 表面已經偏離平帶態 → 能帶自發向上彎曲（surface band bending ψ_s > 0）。
彎曲量 ≈ ΔV_FB（未達反轉前近似成立）。

③ ψ_s → E_F 相對位置

能帶上移，E_F（由體內摻雜釘住）不動 → 表面 E_i 與 E_F 的差距擴大：
E_F − E_i^surface = (E_F − E_i^bulk) − ψ_s
E_F 跑到 E_i 下方很遠 → 積累。

④ E_F 位置 → 暗電流

SRH 生成速率的指數因子：
f ∝ exp(−|E_F−E_i| / kT)
|E_F−E_i| 大 → 暗電流指數級下降。場效鈍化可抑制表面 generation，但不能據此忽略高 Dit；陷阱、局部電場與非平衡收集仍需驗證。

💡 關鍵記憶點：Q_f 是「開關」，它透過 ΔV_FB 決定 ψ_s（能帶彎不彎），再由 ψ_s 決定 E_F（離中隙遠不遠），最後 E_F 位置用指數函數放大或抑制每一個 Dit trap 的貢獻。所以 Q_f 控制的是數量級，Dit 控制的只是倍率。

⚠️ 為什麼熱 SiO₂ alone 行不通：SiO₂ 的固定電荷量極低（≈10¹⁰ cm⁻²），幾乎沒有 ΔV_FB，導致表面 E_F ≈ E_i——SRH 生成速率在這裡最大。即使 SiO₂/Si 界面的 Dit 很低，空乏區的 trap 全部都被最大化利用，暗電流仍難以壓制。
必須搭配 Al₂O₃ 提供負固定電荷（場效鈍化）才能把 E_F 推離 E_i。

❌ 正電荷為什麼這麼致命：E_F 一旦超過 E_i（反轉條件），界面的 p 型半導體被強制轉為 n 型——p+ pinning 層完全失效，hole 不再聚集，電子反而堆在界面。這個狀態下 SRH 生成速率極大，而且任何 Dit 都被最大化利用。降低 Dit 救不了，因為 E_F 位置（指數因子）才是決定暗電流量級的關鍵。PMD 誘發的 +6×10¹² cm⁻² 正電荷就是這個機制造成的 wafer 中心暗電流劇增。

📋 各材料特性對比

材料	固定電荷極性	量級 (cm⁻²)	Dit 特性	評價
Al₂O₃ ⭐	負（穩定）	−1 ~ −5×10¹²	低（ALD 帶 H，自帶鈍化）	業界主流，首選
SiO₂ liner + Al₂O₃ ⭐⭐	負（Al₂O₃）	同上	最低（SiO₂ 直接接 Si）	最佳組合，量產常用
HfO₂（PEALD）	負（O₂ plasma）	−1 ~ −5×10¹¹	中等	可調，需確認製程
HfO₂（Thermal ALD）	正（O₃/H₂O）	+10¹¹ ~ +10¹²	中等	用在 DTI 側壁要小心
Al₂O₃/HfO₂ nanolaminate	負（可調）	可調	甜蜜點：7% HfO₂ → Dit <5×10¹⁰	高度可調，工藝略複雜
熱 SiO₂ alone	近零 / 微正	~10¹⁰	最低（與 Si 最相容）	無場效鈍化，需搭配其他
SiN（富 H）	依製程（可正可負）	±10¹¹	中	H 含量決定極性，不穩定
ZrO₂	負	~10¹²	中（易結晶 → Dit 升高）	備選，低溫製程下有機會
TiO₂	正（高 k 但方向錯）	>10¹²	差	不適合 Si 側壁，避免
La₂O₃	正	高	差	方向錯誤，避免

🥇 Al₂O₃

負固定電荷 ALD 成熟

Al-O 鍵結天生帶負電（bulk OH⁻ + 界面 Al 缺失），ALD TMA/H₂O 製程同時帶來大量 H 鈍化界面。最穩定的選擇，Sony/Samsung 主力材料之一。

🥈 SiO₂ + Al₂O₃ 堆疊

最低 Dit 負固定電荷

SiO₂ 直接接 Si 面，提供最乾淨的 Si/dielectric 界面（Dit 最低）；Al₂O₃ 疊在上面負責場效鈍化。業界量產常見，但需要精確控制 SiO₂ 厚度不讓 Al₂O₃ 的 Qf 被屏蔽太多。

🔬 HfO₂（PEALD）

可調負電荷製程依賴

PEALD + O₂ plasma → 負固定電荷（~−5×10¹¹ cm⁻²）。高 k 特性有助於維持強電場。但極性和 thermal ALD 相反，使用前要確認製程條件。

🧪 Al₂O₃/HfO₂ nanolaminate

高度可調工藝略複雜

透過調整 HfO₂ 比例（0–100%）精確控制 Qf 大小和 Dit。最佳點：7% HfO₂ → 最長載子壽命 5.5 ms + Dit <5×10¹⁰ eV⁻¹ cm⁻²（IEEE, 2022）。

⚡ CDTI（導電 Gate fill）

主動偏壓工藝最複雜

Trench 裡填 poly-Si 或金屬，外加電壓主動控制側壁電位。不依靠固定電荷，可動態調整。代價是需要 trench gate 走線，佔面積，且 pixel scaling 更困難。

🚫 TiO₂ / La₂O₃

正固定電荷不適合

這兩者都有正固定電荷，會在 Si 側壁感應電子積累（n-type），破壞 p+ 釘住層，大幅增加暗電流。除非有特殊目的，應避免用在 CIS DTI。

🔵 Dit 降低花招

🌡️

Forming Gas Anneal（FGA）P2 + P7 400–450°C H₂/N₂（10–20% H₂）退火，H 擴散至界面填補懸鍵（P_b center = Si₃≡Si•），Dit 可從 ~10¹² 降至 ~10¹⁰ cm⁻² eV⁻¹。Al₂O₃ ALD 製程本身就帶很多 H（TMA/H₂O），比 HfO₂ 有天然優勢。

🧱

SiO₂ liner 先長P2 在 high-k ALD 前，先熱成長一層薄 SiO₂（2–5 nm）。Si/SiO₂ 熱氧化界面是各材料中 Dit 最低的，再疊 Al₂O₃ 提供場效鈍化。

⚙️

蝕刻製程優化Pat 降低 ICP power 減少 plasma damage；Bosch-like passivation + etch 交替製程；trench etch 後立即做 O₂/N₂O plasma 犧牲氧化 + 去除 damaged layer。

💉

Sidewall 斜向硼注入Pat 傾斜角度 B⁺ 離子注入 trench 側壁，人工製造 p+ 表面（等效 pinned 結構）。注入後需 anneal 修復離子打傷（否則 Dit 反而升高）。

🧲

CH₂P 分子離子注入（Proximity Gettering）P7 注入在 active 區下方，吸附 Ni/Fe/Cu 等金屬雜質（SRH 深能級來源），同時 anneal 時釋放 H 鈍化界面。量測到暗電流降低 67%（PMC9656158, 2022）。

🟢 Fixed Charge（V_FB）優化花招

🔧

ALD 製程條件調控P2 + P3 PEALD + O₂ plasma vs Thermal ALD + O₃/H₂O，極性可能完全相反（以 HfO₂ 為例）。Al₂O₃ 用 TMA precursor 最穩定。沉積溫度 200–300°C 時 Qf 最穩定。

🔥

Post-Deposition Anneal（PDA）條件P2 高溫 anneal（>500°C）可能使固定電荷重組或量值改變。最佳化 PDA 溫度與氣氛（inert vs H₂）同時提升 Qf 穩定性並降低 Dit。Al₂O₃ ~400°C FGA 後負 Qf 維持且 Dit 下降。

🎚️

Al₂O₃/HfO₂ 堆疊比例工程P2 增加 HfO₂ 比例 → 減少 |Qf|，可以防止過度積累影響像素電容。7% HfO₂ 是甜蜜點（最長壽命 + 最低 Dit，IEEE 2022）。

⚡

CDTI 主動偏壓（Active Passivation）P5 + P8 對 trench gate 施加負偏壓，主動在 Si 側壁感應 hole accumulation。CDTI at −1V → dark current 0.11 nA/cm²（2023）。優點：可動態調整；缺點：需要導電 gate 走線，pixel 縮放困難。

🗜️

應力工程（Stress Engineering）Pat SiN 蓋層的拉伸應力影響 Si 側壁能帶結構，可降低 SRH generation rate。搭配 CESL（Contact Etch Stop Layer）調控局部應力，搭配 fixed charge 使用效果更佳。

🗺️ 優化策略總覽

💡 記憶口訣

Fixed charge 先決定「戰場在哪」（界面電位狀態），Dit 決定「戰場上有多少敵人」。先把固定電荷做負（Al₂O₃），界面自動進 accumulation，就算還有一些 Dit，SRH 的指數因子會讓它們幾乎無法激發。

⚠️ 常踩的坑

Thermal ALD HfO₂ 的固定電荷是正的——如果直接拿來替換 Al₂O₃，DTI 側壁可能從 accumulation 變成 depletion，暗電流不降反升。一定要先驗證 Qf 極性再上生產線。

📚 近五年關鍵 Paper（2020–2024）

Analysis methodology of Deep Trench Isolation Field-Effect Passivation techniques for Image Sensors through dedicated test structures

IEEE ICMTS 2024 · Edinburgh, UK

核心用 C-V 量測 定量分離 Dit（化學鈍化）和 Qf（場效鈍化）的暗電流貢獻。比較電性主動型 DTI vs 被動型 Al₂O₃/SiO₂ DTI，結論：被動型負固定電荷鈍化效率更好。以 SRH formalism 建立完整暗電流模型，可作為製程開發的量化基準。

Effect of ALD Processes on Physical and Electrical Properties of HfO₂ Dielectrics for the Surface Passivation of a CMOS Image Sensor Application

IEEE Trans. Electron Devices · 2022 · DOI: 10.1109/TED.2022.3175588

材料系統比較 thermal ALD（TDMAH+O₃）vs PEALD（O₂ plasma）製程的 HfO₂。量化結果：as-deposited Dit ~10¹² cm⁻² eV⁻¹，HfO₂/Si 和 Al₂O₃/HfO₂/Si 堆疊的固定電荷密度與載子壽命（15–300 μs）。PEALD 得負固定電荷，thermal ALD 得正固定電荷。

Mechanisms of Silicon Surface Passivation by Negatively Charged Hafnium Oxide Thin Films

IEEE Electron Device Letters · 2023

材料 PEALD + O₂ plasma 12 nm HfO₂ at 200°C，實現負固定電荷 Si 表面鈍化，表面再結合速率低至 ~29 cm/s。C-V 量測確認正 as-deposited 固定電荷，constant voltage stress 後出現受體型 trap states。

Capacitive Deep Trench Interface Characterizations and Dark Current Modeling for Photogate Pixels

IEEE Transactions · 2024

CDTI 對 CDTI 界面做系統性電性表徵，建立以 SRH formalism 為基礎的暗電流模型，模型依賴 trench 施加電壓的 C-V 特性，並與實測暗電流 fitting。直接量化 Dit vs 偏壓狀態對暗電流的貢獻比重。

Development of a Charge-Multiplication CMOS Image Sensor Based on Capacitive Trench for Low-Light-Level Imaging

PMC (Sensors) · 2023

CDTI 實測 CDTI at −1V（inversion mode）→ hole layer 鈍化 Si/SiO₂ trench 界面，達到 dark current = 0.11 nA/cm²（room temp）。同時發現電子倍增模式下 high-E-field 區域靠近 trench 界面，暗電流被放大，定量展示界面面積大的代價。

CMOS Image Sensors and Plasma Processes: How PMD Nitride Charging Acts on the Dark Current

PMC (Sensors) · 2020

固定電荷危害電漿誘發 PMD 氮化矽正電荷 +6×10¹² cm⁻²（wafer 中心）可 deplete p+ pinning 層，導致中心暗電流劇升。邊緣 −2×10¹² cm⁻²（負電荷）則正常。完美反向說明負固定電荷的重要性：正電荷 → 災難；負電荷 → 保護。

Reduction of White Spot Defects in CMOS Image Sensors via CH₂P Molecular Ion Implantation

PMC (Micromachines) · 2022

Dit 降低 CH₂P 分子離子注入在 epi 層下方形成 C-I 和 P₄-V 複合體，吸附 Ni/Fe/Cu 等過渡金屬（深能級 SRH 中心），同時 anneal 時釋放 H 鈍化 Si/SiO₂ 界面懸鍵。結果：暗電流降低 67%（vs C₃H₅ 參考組），Ni 捕獲量提升 2×。

Capacitive Deep Trench Isolation-Based CCD-on-CMOS Image Sensor Sensitivity to Total Ionizing Dose

IEEE Trans. Nuclear Science · RADECS 2023

CDTI 主動鈍化研究輻射總劑量效應下 CDTI 的暗電流與界面態。關鍵發現：CDTI 可電性偏壓讓 Si/SiO₂ 界面的 Fermi level 靠近導帶（MPP mode），主動鈍化界面 trap，避免 TID 誘發的暗電流升高。量化 Dit 與偏壓電位的關係。

📖 延伸閱讀方向

如果要往更深走，可以看：

Al₂O₃ 的負固定電荷機制：Hezel & Jaeger (1989) / Hoex et al. (2006) — bulk OH⁻ 來源的古典論文
TCAD 模擬 DTI 暗電流：Synopsys Sentaurus + SRH 模型，搭配實測 C-V 做 calibration
Metal DTI（MDTI）：用 W 或 Co 填充 DTI，外加偏壓強制 accumulation，IEDM 2021/2022 Sony/Samsung

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