從 Wet / Dry 主幹，到 Deep Si 的兩條母路線與應用地圖
蝕刻先分 濕（液體） 與 乾（電漿） 兩條主幹。乾蝕刻底下又分純物理（轟擊）、純化學（自由基反應）、與物理+化學耦合（主流 RIE/ICP）。Deep Si 是耦合分支下的專門應用。
選錯方向，後面 recipe 怎麼調都白搭。先看你的場景：
| 需求 | 選誰 | 原因 |
|---|---|---|
| 要乾淨拿掉 native oxide | 濕（HF / BOE） | 選擇比高、不傷 Si |
| 大量 wafer 同時清潔 | 濕（batch tank） | throughput 壓濕 |
| 要垂直壁、深溝 | 乾（ICP-RIE） | 濕等向會橫向掏空 |
| μm 等級結構 / 精細圖案 | 乾 | 濕的 lateral 控制不住 |
| MEMS 需要 54.7° 斜壁 | 濕（KOH/TMAH） | 沿 Si 結晶面異向蝕刻 |
| 金屬蝕刻（Al / Cu） | 乾（Cl₂/BCl₃ 或 CMP） | 濕的均勻度差 |
四種做法可以並排比較，但不應視為四個同階層流派。正確分類先問「氣體與保護層是連續共存，還是時間切換」；DREM 是 time-multiplexed Bosch 的三步變體，不是獨立於 Bosch 的母路線。
蝕刻與側壁保護同時競爭，以溫度或氣體比例決定哪一側勝出。
Cryogenic · Mixed-mode把「鋪保護、清底、蝕 Si」拆到不同時間窗，換取更高的可調性。
Bosch 2-step · DREM 3-step*「最高 AR」不是流派的固定天花板；會隨 CD、深度、mask、loading、設備與可接受 profile 定義而改變。
業界調機就是調這幾個旋鈕。實際生產線數值 NDA，這裡給的是公開文獻 / app note 的典型範圍。
| 參數 | ① Bosch | ② Cryogenic | ③ Mixed | ④ DREM |
|---|---|---|---|---|
| Chemistry | SF₆ ↔ C₄F₈ | SF₆ + O₂ | SF₆ + C₄F₈ | C₄F₈ → Ar → SF₆ |
| Wafer temp | 0–20 °C | −110 °C | 0–20 °C | 0–20 °C |
| Pressure | 20–80 mT | 10–30 mT | 15–40 mT | 10–60 mT |
| ICP source | 1500–3000 W | 800–1500 W | 1500–2500 W | 1500–2500 W |
| Bias (RF) | 切換 0 / 20–50 W | 5–20 W | 50–150 W | 0 / 80–150 / 10–30 W |
| Mode | 2-step 切換 | 連續 | 連續 | 3-step 切換 |
| Cycle 時間 | 5–10 s / cycle | — | — | 4–9 s / cycle |
| 應用端 | 典型結構 | 關鍵考量／常借用的 knob |
|---|---|---|
| CIS DTI / backside via | 窄 CD、數 μm 級 Si trench | CD/profile、損傷、liner/fill、dark current；可借 landing pulse、分段 bias |
| MEMS | 深 trench、released structure | 垂直度、scallop、footing、機械強度；Bosch／cryo 皆常見 |
| TSV / 先進封裝 | 數十至數百 μm via | throughput、taper、bottom clear、Cu liner/fill；常用 depth ramp |
| Power device | trench gate / isolation trench | 底角、側壁粗糙、oxide integrity、終點控制 |
| DRAM deep trench | 電容／隔離用 HAR Si trench | CD 均勻性、bowing、底部 conductance、後續 conformal film |
| Photonics / X-ray grating / nanopore / CMUT | 光柵、奈米孔、聲學 cavity | roughness、pitch loading、critical taper；cryo 或精細 pulsed DRIE |
一句話：pixel pitch 縮得比有效 Si 厚度快，DTI aspect ratio 就會上升。此時蝕刻、電性與後段填充會一起變難，不能只用「etch depth 達標」判斷成功。
| 縮小後的牆 | 會看到什麼 | 優先觀察 |
|---|---|---|
| 傳輸受限 | ARDE / RIE lag、bottom CD 縮、etch stop | depth vs CD／density、bottom ER、endpoint margin |
| 離子角度與充電 | bowing、necking、taper、局部 notching | top/mid/bottom CD、IAD、pulse／LF bias split |
| 面積預算 | DTI 佔比增加，QE／FWC 可用體積被吃掉 | trench width、liner/fill 厚度、optical/electrical isolation trade-off |
| 表面損傷 | Dit、dark current、white pixel 對 roughness／residue 更敏感 | sidewall damage、post-etch clean、passivation thermal budget |
| 填充整合 | seam／void、liner pinch-off、應力 | profile intentional taper、conformality、fill window |
借別的應用時，不是抄整套 recipe，而是辨認它解哪一種 transport／surface／charging 問題，再搬單一 knob 做 split。
用獨立 Ar remove 或分段 bias，先清底膜，再用較低 bias 讓 F 化學蝕 Si；深度增加時逐段拉長 etch time。
以低溫穩定 SiOₓFᵧ，減少 lateral F attack；適合把 roughness 當 CTQ 的 split。
接近絕緣停止層時降低平均離子能量，利用 bias off-time 讓 sheath 鬆弛、電子重新分配，降低 charging-driven deflection。
參考多區 gas／bias、壓力分段、脈衝與 IAD 控制，改善深孔 transport 與 wafer-level uniformity。
hard mask、CD pre-bias、dummy／density compensation，可降低 microloading 與 mask faceting 對底部 CD 的放大。
溫和 polymer strip、surface smoothing、liner／passivation 與 thermal budget 應和 etch split 綁在一起評估。
這張圖只用來縮小候選範圍；最後仍要用 profile、damage、mask/selectivity、throughput 與設備能力一起做 DOE。