CIS Pinning × Vpin — 從 PPD 表面到小 Pixel 的互動教學

🧠 先記這一句

Vpin 是 PPD 被完全清空時的電位終點，不是滿溢電位。

p⁺ 解決表面；Vpin 描述空井；TG／FD 電位路徑決定能否完整轉移。

🕳️ 先解 depletion：它不是「矽被挖空」

Depletion region（空乏區）只是某一小區域裡的可移動載子變少；矽晶格與摻雜原子都還在。

按三個狀態比較：變的是載子分布，不是矽本體消失。

空乏 ≠ 真空

表面附近的可移動 hole 被電場趕走；不能移動的 A⁻ 留下，形成 space charge、電場與 potential bending。

被排走：可移動的 majority carrier（p-type 是 hole）
仍留下：Si lattice 與 ionized dopant A⁻
因此產生：電場與一段電位坡度

🏭 Fab 畫面：想像某個 bay 的 lot 全被移走，但 tool、管線與地板仍在。載子像 lot，固定 dopant 像搬不走的 tool。

🕺 舞池畫面：舞者被請離一塊區域，但地板標記與柱子仍在；那塊區域「缺舞者」，不是整塊空間消失。

🟠 可移動 hole 是什麼？它不是一顆真的正粒子，而是 valence band 裡「少了一個電子」的空位。鄰近電子可依序填入空位，所以這個空位看起來會在晶格中 drift／diffuse，等效帶 +q。

⚫ 固定 A⁻ 是什麼？例如 substitutional boron 接受一個 valence electron 後成為 B⁻。B 原子被鎖在 Si lattice site，負電荷能形成 electric field，卻不能像 hole 一樣穿越元件。

一句話接回 PPD：p⁺ 的任務，就是讓 Si 表面從「hole 被趕走的 depletion」切到「hole 聚集的 accumulation」，避免缺陷界面落在高 SRH generation 狀態。

🔬 先看表面：p⁺ 不是事後抓電子，而是先壓低生成率

看門道：OFF 時 depletion 碰到缺陷界面，暗電子容易生成；ON 時界面進入 hole accumulation，生成機率先被壓下來。

已生成的暗電子 hole accumulation interface state 生成受抑制

方向已明確分開：BSI 受光背面在上；PPD 的淺 p⁺ pinning layer 位於電路側。

成功生成並進入 n 區

界面生成被抑制

📷 輸出畫面：暗訊號逐漸累積

三處都在處理「缺陷界面＋表面電位」，但只有淺 p⁺／埋入 n／p-substrate 的結構定義了 PPD。

🛡️ 修正版保鑣比喻： p⁺ 比較像「先讓治安變好」，使表面不處於高生成率的 depletion；不是等每個暗電子出生後，再逐顆追捕。

為什麼一定要有淺 p⁺？

關鍵不是「p⁺ 會抓電子」，而是高 acceptor dose 加上與 p-well／substrate 的 p-type 參考連通，讓表面維持 hole-rich。

① N_A 很高同樣表面電位擾動下，p⁺ 的 depletion width 較窄。

② 接到 p 參考表面 potential 不再任意浮動，hole 能從 p-type 區補入。

③ 表面 accumulationSi／SiO₂ 界面維持 hole-rich，depletion edge 被推離表面。

④ SRH generation ↓interface trap 不再位於最容易產生 e⁻/h⁺ pair 的 depleted surface。

W_dep,p ∝ 1 / √N_A讀法：p-type doping 越高，同樣條件下空乏層伸進 p 區的距離越短。但 p⁺ 並非萬靈丹；dose／coverage 不足、STI 邊角或 oxide charge 仍可能造成局部 depletion。

固定表面參考電位。p⁺ 與周圍 p-well／substrate 同電位，使 Si 表面不再浮動。

把表面拉進 hole accumulation。depletion region 離開 Si/SiO₂ interface，SRH surface generation 大幅降低。

把 n 儲存區埋入 bulk。光電子收在較乾淨的體內，不直接貼著缺陷最多的表面。

形成可完全空乏的 P⁺NP 結構。有限 n-dose 被抽乾後出現固定的空井終點，下一艙就是 Vpin。

⚠️ 名稱邊界：「Pinned Photodiode」的 pinned 主要指表面電位由 p⁺ 固定；背面與 DTI 的 hole accumulation 是同族的界面鈍化思路，不等於都叫 PPD。

🎚️ 親手裝電子：Vpin、VPD 與 Vof 終於分家

這裡用示意電位，不代表任何產品規格。拖曳電子量，盯住藍線如何從 Vpin 往飽和／overflow 方向移動。

藍線是目前 PPD 電位；綠線是完全空乏的 Vpin；紅線是另一個概念——overflow path 的 Vof。

PPD 內電子量0% · 完全清空

VPD = Vpin

n 儲存區完全空乏。這是讀出後可重複回到的空井基準。

Vpin完全空乏時的最大 PPD 電位

VPD隨儲存電子量變動的當下電位

Vofoverflow path 的電位；真正障壁高度另寫作 ΔVb

📏 文獻數字校準｜是特定 test vehicle，不是所有產品的共同規格

Vpin ≈ 0.6–1.1 VPelamatti 2015 的 0.18 μm PPD/JFET 結構；幾何與 extraction method 會讓值移動，部分方法還會高估約 0.1–0.3 V。

VPD：1.30 → 0.72 VMiyauchi 2023 的 saturation PD potential V_S 範例，從極低照度到約 10⁴ lx；同時 PDFWC 約由 2.7k 增至 7k e⁻。

Vof：沒有通用單值同一篇 TCAD 使用 FD=2.5 V、TG-off=−1.0 V、VPD sweep 0–2 V；Vof 是 overflow path 電位，會隨 FD 與結構改變。

因此動畫保留「相對位置」；若硬塞一組 Vpin=1.0 V、Vof=0.5 V 而不交代結構，反而會把示意誤讀成產品 spec。

Q_FWC ≈ 1q ∫_Vsat^Vpin C_PPD(V)dV 讀法：可裝多少電子，取決於 Vpin 到飽和區之間的電位窗口與 PPD capacitance；Vpin 會影響 FWC，但不等於 FWC。

⚠️ 名詞校準：Vpin 是 PPD 完全空乏時的端點；Vof 是 overflow path 電位，ΔVb 才是 VPD 與 overflow path 間的有效障壁。FWC／overflow 還會隨 TG-off、FD 電位、光強與 holding time 改變。

🚪 Vpin 正常，為什麼還是可能有 image lag？

因為 Vpin 只告訴你「空井終點」；電子能否離開，還要看 PPD → TG → FD 整條橫向電位是否一路順坡。

動畫是橫向電位路徑示意；真正設計要同時檢查 TG implant／overlap、V_TG,on、FD reset level、geometry 與 potential pocket。

✅ 完整轉移需要

TG ON 時把入口 barrier 壓低
整條 PPD→TG→FD 的 electron energy 不出現「低谷後又有高牆」
FD reset potential 提供足夠接收裕度

⚠️ Lag 仍可能來自

TG 邊緣植入錯位／擴散
局部 barrier 或深 pocket
脈衝幅度、寬度與低溫效應

「FD 有足夠接收電位裕度」是什麼？

對 electron-transfer PPD，FD reset 後必須提供比 PPD／TG 更有利的接收狀態。電子進入 FD 後會改變 FD 電壓；若初始 reset level 太低或 FD capacitance 太小，轉移驅動力會提早縮小，甚至出現 charge partition／spill-back。重點不是「FD 裡不能有洞」，而是整條路徑到終點都不能形成回頭障壁。

🔍 三種 Lag 成因，點一下看電子卡在哪裡

TG 邊緣 barrier：PPD/TG 的 implant overlap、lateral diffusion 或 spacer 下電位不連續，會在入口形成一座能障；部分電子連 TG channel 都進不去。

📉 Pixel 縮小：不是把舊 PPD 等比例縮圖

拖曳 pitch。紫色邊帶代表 lateral depletion／界面影響區；尺寸越小，它吃掉有效儲存核心的比例越大。

趨勢示意 · 非產品預測

有效 n 儲存核心

Pixel pitch1.40 μm

進入 lateral electrostatics 區

幾何尺寸已開始明顯改變 Vpin 與有效儲存體積，不能只沿用大面積的一維模型。

有效儲存核心

Vpin 維持難度

界面敏感度

數字是相對趨勢指數，只用來建立方向感；實際值需由 3D TCAD 與 silicon split 校正。

🎯 延伸心法：小 pixel 要一起看「PPD dose／energy／深度、lateral depletion、TG overlap、DTI／backside interface」；Vpin 是把這些旋鈕串到 CP 結果的中介指標。

🧭 Integration 判讀：不要單看 Vpin

看到的組合	優先懷疑	下一步驗證
Vpin ↓、FWC ↓	PPD 有效體積縮小、lateral depletion、n-dose／profile	Vpin＋C_PPD、implant split、3D TCAD
Vpin 偏高、lag ↑	TG barrier、FD margin、PPD／TG overlap 或 pocket	V_TG sweep、lag vs pulse、橫向 potential cut
Vpin 正常、dark／white pixel ↑	p⁺ coverage、STI／DTI、背面 damage／charge	溫度活化能、dark map、界面／熱預算 split
Vpin wafer／lot 漂移	implant dose／energy、thermal diffusion、CD／overlay	PCM／in-fab C-V、WAT correlation、lot genealogy
FWC 低但 Vpin 正常	C_PPD、overflow barrier、有效 storage geometry	EFWC vs light／holding、TG-off bias dependence

怎麼讀：先用 Vpin 判斷「空井端點」，再用 C_PPD／FWC 看容量、用 lag 看轉移路徑、用 dark map 看界面。

📚 來源與每篇貢獻

[1]Teranishi et al., IEDM 1982——P⁺NP⁻ 低 lag 結構與完整電荷轉移的原始論文。
[2]Inoue et al., IISW 1999——實測說明 p⁺ 屏蔽表面 depletion、降低 leakage。
[3]Miyauchi et al., Sensors 2023——把最大完全空乏電位 Vpin 與 overflow potential Vof 分開建模。
[4]Pelamatti et al., IISW 2015——Vpin 絕對量測、不同定義與 extraction method 的差異。
[5]Cao et al., 2016——量測 TG 下方 charge-transfer potential barrier 與 image lag。
[6]Park & Uh, 2009——量測小尺寸 PPD 的 lateral depletion 使 pinch-off voltage 下降。
[7]Fossum & Hondongwa, IEEE JEDS 2014——PPD 名稱、歷史與元件物理回顧。

查證於 2026-07-20。只有「文獻數字校準」採用已發表 test vehicle 數值；其餘動畫仍是趨勢示意，不替代實際產品的 TCAD／silicon data。

🧠 30 秒回想：如果 Vpin 正常、dark current 卻變高，為什麼第一優先不是去調 n-type PPD dose？

🧭 下一步學習

深度電位圖 → VTG Engineering → Implant Engineering & CP Signatures